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RSS订阅原创 读《巨婴国》有感
对我来说，这是一本非常晦涩难懂的书。看得非常慢。但是看完这本书我个人感觉还是收获颇丰的。从一开始看得非常痛苦，开始慢慢和作者产生共鸣，慢慢理解作者的表达方式，到最后有些语句看了后觉得非常经典。但是不得不承认作者的观点是有些偏激的。他推翻了许多世俗中的常识性概念。比如孝顺，比如母爱。我从这本书中得到最大的启发是，一个人活在世界上，不为任何人，只能为自己。做自己觉得值得做的事情，所有判断标准都
2018-02-06 09:55:32
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原创 读《硅谷钢铁侠——埃隆马斯克自传》有感
有些人天生爱折腾，有些人生性温和平淡。造成这种差异的原因，除了遗传，很多来自于家庭的影响，或者说是童年时期的经历完全可以造就一个人或者毁掉一个人。埃隆，小时候来自于一个极富冒险精神的家族，他的外公生于加拿大，却浪迹世界。不仅是旅途丰富，他的工作经历也是遍布了许多行业。在赚够了钱之后，埃隆的外公便开始了自己的环球旅行，并且自己捣鼓飞机，开着自己的飞机旅行。最终，定居在南非。说是定居，其实也只是找
2018-02-01 15:29:33
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转载 【转载】DDR3 Fly-by结构应用
之前在面试某美资企业时，被问到DDR3 地址、命令总线为什么需要使用fly-by走线。一时语塞，忘了这部分的原理了。所以面完之后又在网上重新搜索了一下相关的知识，记录下来。以便于以后翻阅。T型与Fly-by的应用
2018-01-04 20:18:02
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原创 Qimonda公司简介
最近在网上搜索DDR4的颗粒模型，发现搜到一个叫qimonda的ddr2颗粒模型，这个公司从来没听过。所以在度娘上稍微了解了一下，估计比较有经验的设计人员都听说过这家公司。下面略做介绍。1 发展简史德国存储器厂奇梦达(Qimonda)是从英飞凌(Infineon)分割独立，英飞凌在2003年于大陆西安成立研发中心，之后由奇梦达负责。不过，2008年全球金融海啸中，DRAM市场陷入严重供过于求，市场价
2017-06-26 14:50:46
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转载 [转载] 罗辑思维的「成功」之道
这里转载一篇逻辑Mactalk的公众号的文章——罗辑思维的「成功」之道，觉得有被他点醒的感觉。在选择方向的时候，我总是在犹豫，到底是选择全面发展还是努力钻研一个方向。看到这篇文章后，我觉得从成本与效率的方面来说，我已经做了DDR的IC设计将近五年了，在此基础上继续走下去，是更容易成功的。不管今后DDR的技术是否遇到瓶颈，但是这项技术的市场起码十年之内还是需求量十分大的。如果我能做到成为一个DDR的专
2017-06-26 11:37:17
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原创 DRAM自测试模块
1 背景技术DDR3/4 SDRAM属于高速外设，最高时钟频率可达到1600MHz，最高速率可达3200MT/s。在存储控制器与DDR34 SDRAM设备之间有一层专为高速接口设计的模拟电路，此电路对于前端设计人员来说，不管在模拟验证阶段和回片测试阶段，都是一个黑盒子。而对于后端测试人员来说若此部分为外购IP，则内部结构也是无法清楚了解的。所以在测试阶段，对于DDR34 SDRAM的测试就具有一定的
2017-06-01 10:54:03
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原创 DDR4 Bank Groups困惑
一直很困惑，DDR4中的Bank Group到底有什么作用，按照规范中描述的内容，可知道Bank Group提高效率的主要方法是使得跨Bank Group的命令延时可缩小至4个周期。这样就可以使得DQ总线上，在连续访问时可无缝的连续传输。 那么我的问题是：在DDR3-1600中，tCCD就可以实现最小值为4，那么在DDR4-1600中同一个Bank Group中的tCCD_L却达到了5，不是很理解
2017-05-11 15:25:47
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原创 自刷新模式与断电模式之间的区别
1 概述1.1 自刷新模式（Self Refresh Mode）DDR4 SDRAM中自刷新超市是用来保存存储阵列中的数据，即使在系统中其他的部分都已经断电的情况下，仍可以保持其功能。DRAM内部存在一个计数器来调整自刷新操作。在执行SRE命令之前，DRAM中的所有Bank都必须处于IDLE状态，即需要执行PRE ALL命令。SRE命令的定义是在时钟上升沿时，CS_n, RAS_n/A16, CAS
2017-05-04 10:48:42
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原创 JEDEC79-4翻译告一段落
这段时间，将JEDEC79-4的第1-5章的内容进行了翻译，并且对DDR4新增的特性做了一个简短的报告。报告中暴露了一些问题，有些内容是没有完全掌握好的，后面会有一个总结。 为什么说翻译告一段落呢，其实看看JEDEC79-4的文档就会知道，关于功能的描述就集中在这1-5章只能，虽然后面还有6-12章的内容。但是都是关于电气特性的，针对于我们的前端IC设计人员来说其实没有那么重要。做电气特性测试的时
2017-04-28 16:25:14
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翻译 JESD79-4 第5章 片上终结电阻ODT（5.4-5.6）
5.4 异步ODT模式在DDL被禁用的状态下（MR1.A0=0），使用异步的ODT模式。在异步ODT模式中，DRAM内部的ODT命令不会被AL所延迟，也不会与外部ODT信号相关联（RTT_NOM）。此模式中的时间参数有tAONAS.min/.max, tAOFAS.min/.max。 tAONAS.min为最小RTT_NOM打开时间，时间终点为设备的终结电阻控制电路离开RTT_PARK并开始改变
2017-04-24 17:47:53
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原创 DDR SDRAM工作原理
从网上转载了一片关于DDR SDRAM工作原理的文章，加上最近正好在写一个关于DDRn SDRAM Road Map 的培训资料，就正好收藏起来了。 此文与我之前看到的关于DDR院里的文章差不多，简单的介绍了，适合入门。 我心狂野的bolg-DDR工作原理
2017-04-20 14:43:31
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.26-4.27）
4.26 刷新命令在DDR4 SDRAM中刷新命令是在不同的操作中使用的。此命令并不是一直持续的，因此控制器必须在需要刷新的时候向DRAM发送REF命令。DDR4 SDRAM的每次刷新间隔为tREFI。当时钟的上升沿，CS_n, RAS_n/A16以及 CAS_n/A15保持低电平，且WE_n/A14与ACT_n保持高电平时，DRAM就会进入刷新周期。在进入刷新之前，所有的Bank都必须先完成Pre
2017-04-13 16:17:28
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.20-4.23）
4.20 可编程的先导区域4.21 后导预期4.22 Activate命令4.23 Precharge命令
2017-04-10 17:18:56
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.17-4.19）
4.17 命令、地址总线奇偶校验（C/A Parity）在DDR4 SDRAM中MR2.[A2:A0]是用来打开或关闭C/A Parity的定义域，默认状态位关闭。通过向MR5中的C/A Parity Latency写一个非0值，可以使能C/A Parity功能。但是在使能C/A Parity功能之前需要确保Parity Error位必须为0，也就是说在执行SDRAM命令之前不能有Parity
2017-04-06 17:10:00
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.14-4.16）
JESD79-4 第四章SDRAM命令描述与操作4.14 DRAM单片可寻址能力4.15 CAL模式4.16 CRC校验
2017-04-05 17:13:42
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.11-4.13）
4.11 数据掩码（DM），数据总线翻转（DBI），以及TDQSDDR4 SDRAM中的x8、x16设备支持DM、DBI功能。x4设备不支持DM、DBI功能。x8设备支持TDQS功能，x4、x16不支持TDQS功能。 DM、DBI以及TDQS功能都需要专门的一个引脚来实现，例如DM_n/DBI_n/TDQS_t，这些引脚都是双向的DRAM引脚。DM_n/DBI_n信号在DDR4中的参考终结电阻下，
2017-03-31 10:52:50
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翻译 SDRAM中自刷新操作与PHY中Retention功能的关系
当SDRAM进入自刷新模式后，仅要求CKE与RESET#保持住相应的值。且对其他的引脚状态并不关心。所以，在IC主芯片进入低功耗状态时，可使能SDRAM的自刷新模式与PHY的Retention CKE模式。
2017-03-30 11:59:15
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转载 DDR3的TDQS功能
这个功能属于比较偏的功能，一般情况下很难使用到，加上JEDEC标准仅有三言两语的描述，所以理解起来就比较费劲。所以我在网上搜索了一篇相关的博客，算是有个更加透彻的理解了。 此文章来自于Mr_stone的博客之 DDR基础知识之TDQS理解
2017-03-30 10:19:40
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原创 DFI Update的原理与实现
DDR3 SDRAM物理层（PHY）的控制器（PUB）内置了DDL VT补偿与I/O阻抗校准功能，这两个功能可在DFI Update请求中由控制器触发完成，或者是PHY触发完成。DFI Update接口时序需要符合DFI 2.1协议中对Update接口的要求。1 DFI Update的两种工作方式在DFI Update的两种方式中，采用存储控制器触发的Update是由控制器控制何时来进行DFI Up
2017-03-16 17:44:57
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.10）
4.10 多功能寄存器（MPR）4.10.1 使用MPR的DQ训练DDR4 SDRAM包含了4个8bit的MPR寄存器用来存储DQ数据。这些一次性编程的寄存器可通过MRS命令来激活。在DQ总线连接性训练过程中可使用MPR所存储的数据位。在MPR使能模式下，DDR4 SDRAM仅支持如下命令：MRS, RD, RDA WR, WRA, DES, REF与RESET。需要注意的是在MPR模式下，RDA和
2017-02-27 20:28:43
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.8-4.9）
4.8 温控的刷新模式此模式是由MR4中的A3位来进行关闭与打开，两种可支持的模式则是由MR4中的A2位来选择。4.8.1 普通温度模式当MR4寄存器中的A3=1且A2=0时，即可进入此模式。发送给DRAM的refresh命令间隔需要等于或小于普通温度模式（0℃-85℃）中的tREFI时间。在此模式中，系统必须保证DRAM的温度不超过85℃。当低于45℃时，DRAM会以一定的比例屏蔽外部的refre
2017-02-06 17:26:34
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.5-4.7）
4.5 DLL-off模式DDR4 SDRAM的DLL-off模式是通过配置MR1寄存器的A0为0来进入的。在此模式中，DLL将不会有任何操作，知道MR1寄存器的A0重新被配置为1。DLL-off模式可在初始化过程中，或者是在初始化完成之后进入。具体可参考4.6节“改变输入时钟频率”。下面列表中的的DLL-off模式时DDR4 SDRAM的可选操作模式。DLL-off模式中的可使用的最大时钟频率为参
2017-01-18 18:02:21
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翻译 JESD79-4 第4章 SDRAM命令描述与操作（4.1-4.4）
4 DDR4 SDRAM命令描述与操作4.1 命令真值表 Note 1,2,3 and 4 适用于真值表中所有命令 Note 5 适用于读写命令 [BG=Bank组地址, BA=Bank地址, RA=Row地址, CA=Column地址, BC_n=Burst长度, X=不关心, V=需有效].NOTE 1 所有DDR4 SDRAM命令都是由在ck时钟上升沿的时刻CS_n,ACT
2017-01-17 11:22:11
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原创 Mac Book Pro新手上路
2016年年末心心念念的想买一台笔记本，对比来对比去，还是选择了种草已久的Mac Book Pro。其实犹豫的两个方向就是，买便宜的性价比还是高价的高性能。选择的过程就不一一赘述了。反正最终结果就是这样了。打开终端一进到OS 中第一感觉就是不会用电脑了，虽说是用了很长一段时间的linux了，但是linux与windows对我感觉还真是想DSP与CPU的区别，就是linux仅仅在一些专用工具的场景中使
2017-01-15 00:18:59
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翻译 JESD79-4 第3章 功能描述
3 功能描述DDR4 SDRAM是一个高速动态随机访问存储器。在x4与x8系统中，SDRAM内部配置为16个BANK，共分成4个BANK组，每个BANK组为4个BANK。在x16系统中，SDRAM内部配置为8个BANK，共分成2个BANK组，每个BANK组为4个BANK。DDR4 SDRAM采用了8倍预取的体系结构，以达到高速操作。8倍预取体系结构在IO接口上，采取了没一拍时钟传输两次数据的设计。每一次单次的读写
2016-12-27 09:32:36
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翻译 JESD79-4 第2章 DDR4 SDRAM 的引脚封装与寻址
1 使用范围此文档为DDR4 SDRAM的使用说明书，包含了DDR4 SDRAM的特性、功能、AC与DC特性、封装与出球分布。此标准的目的为定义从2Gbit到16Gbit的x4\x8\x16 DDR4 SDRAM的JEDEC最小标准。此标准是基于DDR3的标准（JESD97-3)以及DDR和DDR2的部分标准(JESD79\JESD79-2)。 DDR4 SDRAM标准中的每一处改动，都是通过
2016-12-19 11:47:28
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翻译 READ DQS Gating Training
1 Read DQS Gate Training… 测试序列中包含了DQS门控训练，在防止读错误是非常重要的。唯一可能使完成门控训练的读操作错误的原因是，每个读操作之间的DQS jitter非常大。为了缓解这种状态，门控训练的读操作会被重复很多次，其中一次读错误操作都不能出现。DTCR.DTRPTN可配置每一次门控训练时重复的读操作次数。为了更长远的提高门控训练的可靠性，读返回数据会根据返回数据计
2016-12-06 00:14:34
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原创 Chapter 3 Procedural Statements and Routines
System Verilog 继承了许多C/C++ 的运算符和语句。包括在for循环内定义变量，++/–等运算符。还可以在语句的开始和结束处添加标号。
2016-12-01 22:26:46
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翻译 Write Leveling
来自于JEDEC-3E1 概述为了信号拥有更好的完整性，DDR3存储模块采用了“fly-by”结构的命令、地址、时钟总线。“fly-by”结构可有效减少stub的数量与长度，同时也导致DIMM条上每个DRAM之间时钟与选通信号的偏移时间，这就使得控制器难以维持tDQSS、tDSS、与tDSH这些时序参数的正确性。
2016-11-28 23:01:08
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翻译 DRAM Command Unit(DCU)
4.7.1 DCU功能DCU模块提供了一种通过配置总线执行DRAM命令的方式。以下是DCU的主要目的： 1. 通过配置端口执行DRAN初始化流程 2. 提供统一的硅片测试与PHY特性测试，且不需要控制器支持 3. 提供软件可执行的DRAM命令 注意：DCU提供有限的功能，且不能替代功能模式。4.7.2 DCU命令用户可通过配置端口（APB或JTAG）来实现DRAM的命令，下面列表为可支持的命
2016-11-25 23:36:48
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翻译 Dynamic ODT
摘自《JEDEC78-3F》 在某种应用情况下，为了更好的提高数据总线的信号完整性，我们需要DDR3 SDRAM的终端阻抗可以不需要通过MRS命令来改变。这种需求由“动态ODT”特性来支持。
2016-11-24 22:22:38
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翻译 Delay Line VT Drift Detection and Compensation
4.2.3 Delay Line VT Drift Detection and Compensation在芯片操作时，电压与温度都会随着运行时间增加而变化。PUB中包含了VT漂移补偿逻辑，用来动态地调整延迟单元的延迟选择输入，以保持延迟单元的延时为一个固定值。
2016-11-23 15:59:03
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