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RSS订阅转载 timing inversion温度翻转效应
但是在先进工艺下，std cell延时在低温时反而随温度的降低而增大，这就是温度翻转效应。所以最差的延时可能出现在温度最高的时候，也有可能出现在温度最低的时候。但迁移率的减小作用相较于Vth的减小作用更大，所以延迟随温度的升高而增大，随温度的降低而减小。当温度增加--->晶格散射增大，少数载流子增多--->迁移率u减少。随着工艺尺寸的减小，在短沟道工艺中，供电电压更低，所以Vgs更低。当温度降低--->迁移率u增大。当温度增加--->Vth减小。当温度降低--->Vth增大。Cox：单位面积栅氧化层。
2022-12-29 09:51:22
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转载 25个国内外文献数据库
1.国家哲学社会科学文献中心 网址：http://www.ncpssd.org/2.中国国家数字图书馆 网址：http://mylib.nlc.cn/web/guest/home3.中国科技论文在线 网址：http://www.paper.edu.cn/4.全国图书馆参考咨询联盟 网址：http://www.ucdrs.superlib.net/5.CALIS学位论文中心服务系统网址：http://etd.calis.edu.cn/6.中国知网 网址：https://www.cnki.net/7.万方数据知
2022-06-11 18:30:53
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原创 指令集基本原理
一、指令集的分类处理器（体系结构）中内部存储类型是最基本的区别。存储类型主要包含栈、累加器或寄存器组。二、指令集测量数据三、语言与编译器问题以及它们对指令集体系结构的影响四、MIPS指令集...
2022-05-14 00:03:51
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转载 calibre
物理验证通常有两个简写LV：layout verificationPV：physical verification没有本质区别，只是习惯不同而已，所以在日常沟通的时候，如果一言不合，一定要再试试第二言哦。物理验证：基于设计的GDS（Graphic Data System，目前是第二代GDS，一般也会写作GDSII，已经成为业界的标准格式了。GDS的第一版基本作古，现在的提到的GDS其实都是指的是GDSII了，目前的版权属于C家），使用RSF（Run-Set-File）的物理规则描述文件对GD
2022-03-15 10:21:14
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原创 uniquify (synthesis)
在design中，一个模块会在不同的module进行多次引用或者说实例化。uniquify 就是在设计中使子模块的实例和子模块的定义一一对应，消除一个模块的定义被多次引用的现象。具体实现方法就是，uniquify 命令会将多次引用的模块的个数拷贝需要的数目,然后对他们分别命名而得到不同的模块名。如果Non_uniquified 网表，多次实例化模块在网表中只有一个定义，而多次引用同一定义的各个实例内部的flop都需要各自的时钟，从而时钟树上这些模块的clock_net名是不同的，来自layout 工具的
2022-03-07 18:05:28
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转载 LEF和DEF内容
转自：Physical implementation —— LEF and DEF_zhuangdk的博客-CSDN博客_lef文件和def文件的区别 https://blog.csdn.net/zhuangdk/article/details/111669164LEFLEF 是Library Exchange Format 的首字母缩写，是C 家物理库的描述格式。LEF 分为tech lef 跟cell lef 两种，不论是哪个阶段的工具要使用lef 都必须先读入tech lef 再读入..
2022-03-03 08:23:40
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转载 makefile教程
转载文章Makefile教程（绝对经典，所有问题看这一篇足够了）_GUYUEZHICHENG的博客-CSDN博客_makefilemakefile很重要 什么是makefile？或许很多Winodws的程序员都不知道这个东西，因为那些Windows的IDE都为你做了这个工作，但我觉得要作一个好的和professional的程序员，makefile还是要懂。这就好像现在有这么多的HTML的编辑器，但如果你想成为一个专业人士，你还是要了解HTML的标识的含义。特别在Unix下的软件编译，你就...
2022-02-09 17:10:37
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原创 innovus中编辑gui界面的命令
add_gui_shapedelete_gui_objectadd_gui_markerremove_gui_markeradd_gui_textadd_shapeadd_text
2022-01-11 10:59:34
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原创 RTL 学习记录一（VHDL）
1、RTL中有并行语句和顺序语句：并行语句包括：信号赋值语句、进程语句、原件例化语句顺序语句包括：if语句、case语句、loop语句、null语句等2、VHDL的基本结构：library ieee;use iee.std_logic_1164.all; #库说明entity dff1 is port(clk,d:in std_logic; q:out std_logic);end dff1;
2022-01-11 00:27:41
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原创 脚本添加bump
脚本添加bump的流程：deleteBumps –allCreate_bump ：create_bump -allow_outside_of_die -allow_overlap_control keep_existing_bumps -pattern_array {7 8} -loc 8.962 -67.85 -name_format Pwr_Bump_%i -cell BUMP_CU_RUBM_TSMC_VSS -pitch 215.7 215.7 -loc_type cell_lowerl
2022-01-10 10:48:22
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原创 tcl学习网站整理
1、Tcl/Tk 8.5http://tcl.tk/software/tcltk/8.5.html2、TCL基本语法 -Tcl教程™TCL 是相当简单易学，让我们开始创建第一个Tcl程序！ 第一个TCL程序 让我们写一个简单的Tcl程序。所有的Tcl文件都以.tcl为扩展名。所以，把下面的源代码在 test.tcl 文件中。 #!/usr/bin/thttps://www.yiibai.com/tcl/tcl_basic_syntax.html3、TCL内建命令 - Matrix - C++博客ht
2021-12-21 21:15:35
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原创 修hold的方法
首先在pr中保证hold没有太大的violation，然后进入eco流程放在PT中修：1、size cell2、插buffer3、跳线4、5、
2021-12-21 21:00:37
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原创 genus main command
Synthesis step can be split to three step:Elaborate: create a generic netlist that is to be synthesized. This command include four steps: builds data structures; infers registers in the design; performs higher-level HDL optimization, such as dead code re
2021-11-19 16:43:28
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原创 clock synthesis
史上最全的数字IC后端设计实现培训教程（整理版）一 how to build clock tree二 clock tree structure, advances and disadvances三 how to judge the quality of clock tree？合理的时钟结构能够加速Timing收敛（时钟树综合中级篇）clock tree latency最短skew最小Duty Cycle：rise delay == fall delayUncommon
2021-11-15 08:32:14
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原创 isolation cell、levelshifter
可能存在A域关掉了，然而B域仍在工作的情况，但是B域是需要A域的输出信号作为输入的。这是必须在给所有的边界输出信号加入 isolation cell （ISO）。ISO的作用就是在电源关掉之后，可以保证输出的信号在一个确定值（1或0），这样下一级B就不会因为输入了不定态而出现错误。作为设计者也必须在一开始就明确哪些信号要传输到另一个电源域，并且知道对于接收信号的模块，应该是用1还是...
2021-11-07 21:47:43
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原创 tie cell
1、为什么需要tie cell？tie cell的作用是什么？2、tie cell在连接VDD or VSS时是否需要插入buffer？https://www.cnblogs.com/ASIC-Horizon/p/10105322.htmltie cell
2021-11-07 21:47:04
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原创 PT分析中的PBA和GBA
pba mode ( path based analysis for sta )_zt5169的博客-CSDN博客PBA（Path Base Analysis）想说爱你不容易（静态时序分析基础篇）_IC拓荒者的博客-CSDN博客时序分析基本概念介绍<PBA>_Tao_ZT的博客-CSDN博客...
2021-10-16 23:52:36
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原创 synthesis中的延时计算
摘自陈涛后端题目：@@6、During the synthesis, what type of wire load model are often used?做RTL综合时，经常使用的wire load model有哪几种？难度：2注意：问题是wire load model，不是wire load mode，也不是delay model答案：1）zero wire load model2）基于fanout的传统 WLM3）基于物理位置（距离）的wire load model，在Cadence
2021-10-13 16:05:38
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转载 synthesis 中的target library和link library
target library：real library model from foundrytarget library是综合和优化使用的std cell library，包含timing power name function load等信息。target_library使用在"compile"过程中，用来生成工艺相关的门级网表。Design Compiler根据PPA的要求选择逻辑门去满足设计功能和时序的要求。link library:link是Design Compiler ”resolv
2021-10-13 16:02:17
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原创 setup timing violation and hold timing violation in same path
method:1、切换memory VT2、切换path上cell的VT3、插入negative latch4、early clk5、加长common path6、减小net delay一、首先需要确认出现这种violation的原因。两条path是否真的是同一条path。还是只是endpoint和startpoint点相同。如果只是endpoint和startpoint相同，分path处理即可。参考：设计中可能会同时发生setup和hold的violation么？ -
2021-09-30 15:30:40
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原创 思考题
假设你参加了一个竞赛游戏类电视节目，在这个游戏中，有三扇门供你选择，其中一扇门后面是一辆车（奖品），另外两扇门是山羊。你挑了一扇门，比如1号门，而主持人知道门后面是什么。现在他打开了另外一扇门，比如说3号门，你看到这扇门后面是山羊。此时，如果他问你：“你想重新选择，改选2号门吗？”，难么，选择换门是否对你赢走奖品更有利？...
2021-08-07 23:50:11
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原创 scenario 中rc corner理解
typical: This refers to the nominal values for interconnect resistance and capacitance.Max C:Min C:Max RC:Min RC:references:
2021-06-19 15:27:26
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原创 terms definition in power analysis
Activity means the probability of a particular net in design switching from 0 ->1 or 1 -> 0 in one clock cycle.Duty Cycle means the probability that a signal net has the value of 1. For instance, if signal of a net is 1 for 2ns in the total simu...
2021-05-31 23:42:50
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原创 calibre check
1、load oas文件：open layout file2、调整depth3、选择对应的工艺和metal层数4、Start RVE
2021-04-12 16:45:42
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原创 shell perl tcl python使用记录
1、shell perl tcl在给定路径下抓取文件名称的方法：shell和perl均可以使用反引号 `ls path_name` 即可得到给定path下的文件列表。在tcl中需要利用find来查找符合某一名称的文件：find path_name(可以使用通配符) -name file_name...
2021-04-02 09:35:27
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原创 setup和hold检查逻辑
其实不管是setup还是hold check，关键问题在于找到endpoint的capture edge。hold check是用capture edge去check同一级launch edge，setup check用capture edge去check前一级的laucnch edge。
2021-03-23 11:01:53
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原创 timing report 中 edge 理解
trailing edge：clock的第二个沿leading edge：clock的第一个沿^：如果在输入pin上，指该pin的输入edge为上升沿；如果在输出pin上，指该pin的输出edge为上升沿；v：如果在输入pin上，指该pin的输入edge为下降沿；如果在输出pin上，指该pin的输出edge为下降沿；create_clock -name ck1 -period 4 -waveform {0 2}create_clock -name ck2 -period 4 -wa.
2021-03-22 17:04:35
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原创 perl，tcl 和 python的文件处理
工作中perl，tcl，python混用，导致三种语言的用法经常记混，所以在此贴中记录三种语言处理文件的用法，方便查询。
2021-01-20 11:29:55
2973
PROS: A Plug-in for Routability Optimization
2021-02-01
GENERALIZED DEVICE PLACEMENT FOR DATAFLOW GRAPHS.pdf
2020-04-23
placement optimization with deep reinforcement learning.pdf
2020-04-01
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