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RSS订阅转载 常用电平标准 TTL、CMOS、LVTTL、LVCMOS..
现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 输出高电平(VOH):保证逻辑门的输出为高电平时的输出电平的最小值,逻辑门的输出为高电平时的电平值都必须大于此Voh。输出低电平(V...
2019-01-07 14:23:57
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原创 Sublime Text 快捷键一览表
Sublime Text比起Notepad++，UltraEdit之类Code编辑器来说，其功能有过之而无不及，配合着各种插件使用，Sublime Text在实际的使用中变得非常的顺手——当然，如果你还不顺手，那就请顺手写个插件吧。而在众多功能中，Sublime Text 还提供了无比强大的快捷键阵容，如果能够在Coding的时候灵活的使用快捷键，将能够使得你的效率倍增，相信在不久的将来，Subl...
2018-09-21 16:22:38
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原创 跨时钟域处理
根据网上资料 整理如下：http://bbs.eetop.cn/thread-613258-1-1.html[讨论] 今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？答得：如果是瞬态数据中间有足够间隔，则不会出现问题。如果是连续数据，则很快输出空满标志...
2018-09-18 19:52:08
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转载 FIFO深度计算公式
原文：http://comm.chinaaet.com/adi/blogdetail/37555.html其实很惭愧，在这之前用FIFO都是直接用IP，因为应用场景很简单，因此FIFO深度的选择也比较随意，并没想很多。今天在网上看到一个异步FIFO深度计算的题目，发现对于这块并不熟悉，因此注意了下，下面写写自己的一些理解吧。提前说明下，因为我实际中并没有碰到需要去计算FIFO深度的场景，...
2018-09-15 16:18:47
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转载 卷积为什么如此强大？一文全解深度学习中的卷积
作者：Tim Dettmers（Understanding Convolution in Deep Learning）原文地址： http://www.yangqiu.cn/aicapital/2382000.html有太多的公开课、教程在反复传颂卷积神经网络的好，却都没有讲什么是“卷积”，似乎默认所有读者都有相关基础。这篇外文既友好又深入，所以翻译了过来。文章高级部分通过流体力学量子...
2018-09-13 10:18:56
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转载 花 10 分钟看一看，少走 30 年弯路
前言HP 大中华区总裁孙振耀退休感言 ：如果这篇文章没有分享给你，那是我的错。如果这篇文章分享给你了，你却没有读，继续走弯路的你不要怪我。如果你看了这篇文章，只读了一半你就说没时间了，说明你已经是个“茫”人了。如果你看完了，你觉得这篇文章只是讲讲大道理，说明你的人生阅历还不够，需要你把这篇文章珍藏，走出去碰几年壁，头破血流后再回来，再读，你就会感叹自己的年少无知。如果你看完...
2018-09-11 11:17:33
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转载 genereate 使用 和 二维数组初始化 代码简洁化
今天设计碰到需要例化32个子模块的问题，依稀记得verilog中好像有循环的语句可以使用，于是查到了generate的使用。同时学习使用二维数据，将代码简洁化：二维数组初始化如果要对二维数组初始化，只能用read file从文本文件读进来的方式或者用generate 来对数组初始化； 用read file的方式如下（文本文件为2进制，每个数据占据一行，例如11001111）：r...
2018-09-06 13:41:52
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原创 再谈沟通
作为一名普通的IT人员，之前一直忽视了沟通的重要性，直到上个月老大再次很严肃的给我提醒，我们之间的沟通太少，甚至还给我下任务让我定期主动找他谈话，这使得我意识到事态的严重性，不得不去反思自己的沟通能力。这个体现在第一个项目SAT21上面，做一个IPcore花了一个多月，浪费了很多时间。首先自己的开发流程不熟悉。其次就是没有及时有效的沟通，我深深自责。具体的开发流程我不想赘述，意识到方案的具体性和仿真
2015-11-22 15:34:51
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转载 程序员能力模型与沟通技巧（一）
程序员能力模型程序员，大家都是天天埋头敲代码，很少对程序员这个职业的能力模型有个了解，造成能力上出现严重偏颇，通常严重偏技术，不太懂人情世故，不懂如何去沟通，很多时候让客户或者业务部门误解，造成一些不必要的麻烦。其实这样会严重影响自己未来的职业发展的。这样重要的能力模型应该是怎么样的呢？见下图： 首先它是一个等边三角形，技术只是其中一部分。如何来理解了？刚入门的时候技术很重要，你
2015-10-17 12:49:56
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原创 Life & Work
两个月完成一个Big challenge，但是对于他们来说却是一个small case；两个月，我几乎天天都会加班，所以有同事称我是加班狂魔；完成结果不尽如人意，Bug依然存在，老大不满意，虽然没有说出来，但是可以从他的眼神和语气可以感受到。任务延期，质量不高，消耗了我大部分的时间和精力，精神与肉体都收到了一定的伤害，这些都迫使我需要调节好生活与工作之间的关系。这两个月，我学到了很多东西，不仅是关
2015-08-31 00:26:56
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原创 前事不忘后事之师
上次发表博客还是四月份，现在都八月份了，也就是来Comba快五个月了，这五个月感觉自己参与的事情不是很多，但是感觉自己在FPGA领域算是真正入了门。细细数来，就三个任务，一是，完成SPI接口设计；二是完成E1 crc校验功能；三是完成E1基于GPM传输的多时隙传输IPcore制作。今天是周六，天气还算凉爽，本来约同学可以出游，但是想想任务已经延迟两个星期了，不得不继续加吧劲。从下午一点到晚上十点
2015-08-16 01:41:26
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原创 既然选择了远方，便只顾风雨兼程
打了半天的字，被触摸板搞的没了。。。。。没什么事，就是换工作了，第一天上班又是26号；也许这次做出的选择，如有得罪，我只能说声对不起，我有自己的考虑，我有自己的路要走，管不了那么多；有些人无法理解，说我小孩子气也好，不懂担当也罢，但是这就是我，我相信自己做出的选择，同时我也为自己做的事情负百分百的责任，没什么好后悔的；我有自己的思想，我有自己的目标，为之我愿付出一切代价；开始新
2015-04-08 23:20:51
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转载 关于特权同学的串口续传问题！！！
最新开始学习FPGA,研究了一下特权同学的一书中的串口调试程序,发现总是只能发单个16进制字符,从0x00~0xFF,不能发连续字符,如123456789,如果这些的话,回显出来的字体是错误的,我仔细研究了一下,终于找到了原因,分享给大家:原因就是他的那个检测条件是不对的,如果你选择start 1 bit+data 8bit+stop 1bit的话,你应该检测条件设为if(num == 4
2015-03-12 11:52:26
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转载 英国作家拉雅德-吉卜林 至儿子
如果在众人六神无主时，你能镇定自若而不是人云亦云；如果被众人猜忌怀疑时，你能自信如常而不去妄加辩论；如果你有梦想，又能不迷失自我，有神思，又不至于走火入魔；如果在成功之时能不喜形于色，而在灾难之后也勇于咀嚼苦果；如果辛苦劳作已是功成名就，为了新目标依然冒险一搏；如果你与村夫交谈而不变谦恭之态，和王侯散步而不露谄媚之颜；如果他人
2015-03-02 15:19:11
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原创 工程设计中 uart 常常会用到啊
发送模块：`timescale 1ns / 1psmodule uart_tx( clk,rst_n, tx_data,tx_start,clk_bps, rs232_tx,bps_start,tx1B_ok );input clk; // 25MHz主时钟input rst_n; //低电平复位信号input[7:0] tx_data; //
2015-01-30 13:52:32
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原创 复位最佳方式：异步复位，同步释放
最近在FPGA讨论群里放入一段代码让精英分析一下可行性，结果被鄙视了，并且引起了精英们的大讨论 ，总结一下：起因是我在一个工程中混杂使用同步复位，异步复位；异步： always @(posedge clk or negedge rst_n ) if(!rst_n)（优点:占用较少逻辑单元缺点：可能会产生竞争冒险）同步：
2015-01-28 10:10:29
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转载 FPGA芯片结构
FPGA芯片主要由7部分完成，分别为：1可编程输入输出单元、2基本可编程逻辑单元、3完整的时钟管理、4嵌入块式RAM、5丰富的布线资源、6内嵌的底层功能单元7内嵌专用硬件模块。 每个模块的功能如下：1． 可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性
2015-01-21 15:56:22
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转载 做FPGA的出路在哪里？——同行的感受，我的方向
已经而立之年，对30以后该以怎样的一个状态生活，也比以前思考的多些。 很多人都说，技术员（工程师）30以后要正确向领导（技术型领导）或者创业方面转，而不能继续去做技术。因为论精力，比不上新毕业的学生、论时间我们也没有他们多。面对技术更新这么快（尤其FPGA），我们是否还有足够的精力保持不落伍？虽然我们有经验，可是2年前的经验基本起的作用不大了（这是我个人的感觉）。
2015-01-20 14:31:24
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原创 常见加密算法浅析
DES3加密仿真结果： 解密仿真结果： 用软件验证结果正确。 DES：明文/密文：64bits；秘钥：56bits+8bits（校验值）1. 64bits初始P置换，然后拆分为两个32bits，Li,Ri；Ri=Li-1f(Ri-1,Ki)Li=Ri-1 2. f运算f(Ri-1,Ki)f（A,J）:A为32bit，J是48bit
2015-01-14 14:09:37
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转载 安卓学习路线
第一阶段：Java面向对象编程1.Java基本数据类型与表达式，分支循环。 2.String和StringBuffer的使用、正则表达式。 3.面向对象的抽象，封装，继承，多态，类与对象，对象初始化和回收；构造函数、this关键字、方法和方法的参数传递过程、static关键字、内部类，Java的垃极回收机制，Javadoc介绍。 4.对象实例化过程、方法的覆盖、final关键字
2015-01-13 20:35:36
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原创 编译nios2-uclinux20121826常见的几个错误
/home/fpga/uClinux-dist/lib/libc/include/stdio.h:129: error: parse error before "va_list"
2015-01-13 19:43:17
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转载 FPGA烧写程序方式AS 、 PS
有些人对于FPGA下JTAG的下载方式有些迷惑，为什么出现配置芯片了，为什么要用不同的下载电缆，不同的下载模式?通过在网上查阅相关资料做了总结和整理如下： 1 FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。AS模式(active serial configuration mode):FPGA器件每次上电时作为控制器，由FP
2015-01-10 13:48:18
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原创 Matlab R2014b 下载与安装
链接：http://pan.baidu.com/s/1pJA08jh 密码：3hlh内含安装破解步骤 一定注意要拔断网才可以破解
2015-01-07 16:15:51
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转载 TimeQuest
47 TimeQuest的使用 TimeQuest对设计中各组成部分的归类主要有cells，pins，nets和ports几种。寄存器，门电路等为cells；设计的输入输出端口为ports；寄存器，门电路等的输入输出引脚为pins；ports和pins之间的连线为nets。时钟约束 添加时序约束的第一步就是创建时钟。这是因为后面其他的时许约束都要参考相关的时钟的。
2015-01-07 16:04:20
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原创 modelsim的使用简明步骤
最近老有人在群里问关于modelsim的使用情况，出现什么什么问题，所以我决定写一些东西：首先建议大家不要直接使用modesim
2015-01-06 18:06:15
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转载 锁存器 触发器 寄存器 区别
一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁
2015-01-05 10:44:18
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转载 时序的约束
前端時間,學校的社團有人在問我關于對設計約束的問題,碰巧在網上看見一篇關于約束的問題,現狀貼如下:個人覺得有些觀點不是太認同,但是主要的思想是很好的!~ 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。 riple
2014-12-31 11:27:19
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原创 synplify 9.6.2 download
现在这种工具太难找了，找了一上午才搞定；唉，还是贡献出来吧，最好别被河蟹掉链接：http://pan.baidu.com/s/1pJv7ovx 密码：um2k里面的破解方法有点问题，一、install exe，选Floating (License is on a license server)；二、执行Synplify ,记下Floa
2014-12-30 10:58:20
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原创 I2C学习
I2C总线学习 i2c 只有两根信号线SCL , SDASCL是时钟信号，SDA是数据信号； 优点就是可以连接很多主从设备； 工作方式： 具有启动和结束位：a在SCL高电平时候 SDA拉低表示启动位；b在SCL高电平时候拉高SDA则表示停止位； 工作原理流程：1.首先启动；2.传输要通信的设备地址；3.传输读、写控制信号；
2014-12-29 16:11:57
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原创 FPGA几种常见设计思想，在编程的过程中会慢慢体会到
1乒乓操作:“乒乓操作”是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如图 1 所示。 2 串并转换 p2s：核心算法：if(en)Buffer=datain;elsebuffer= {buffer[6:0],1’b0} //很多地方直接写成｛buffer,1'b0｝ 编译虽然能够通过但是会产生警告Dataout=buffer[7];s2p: buf
2014-12-29 16:00:27
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原创 终于将uClinux移植于fpga成功
刚刚上传图片失败，重来历时两个星期，终于将uClinux移植于nios ii成功；激动的心情难以掩饰，高兴的同时，我希望记录下我的移植坎坷之旅： 首先我是按照真 OO无双的博客一步一步走下去的：file:///C:/Users/Frank/Desktop/(%E5%8E%9F%E5%89%B5)%20%E5%A6%82%E4%BD%95%E5%9C%A8DE2%E4%B8
2014-12-24 13:23:03
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原创 一个嵌入式newbie起航
误打误撞的进入了一个网络嵌入式行业，重点搞FPGA开发。正如我的博客昵称一样，我是一个孤独行者，并不是说我很孤独寂寞冷，其实我指的是公司就只有我一个人搞FPGA！不过话又说回来，我的确是孤独寂寞冷啊，现在初恋还在！走上了IT这条路，我想注定了我就是一个孤独患者。不管现在公司有多少人，不管待遇多么贫贱，我想作为一个刚刚毕业的学渣，既然给了我这个机会，我就会尽全力去完成力所能及的事情。要想成为
2014-12-24 13:00:12
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空空如也
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