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RSS订阅原创 关于异步fifo的设计
参考文档：https://zhuanlan.zhihu.com/p/148175468https://zhuanlan.zhihu.com/p/149988091技术要点：1.异步fifo的满空状态判断方法；2.如何减少亚稳态的发生，与低频时钟域传递到高频时钟域，以及高频时钟域到低频时钟域满空判断是否有风险；...
2022-01-20 17:49:49
412
原创 为什么多级同步能减少亚稳态
参考文档：https://www.cnblogs.com/linjie-swust/archive/2012/01/07/ywt.html
2022-01-08 22:38:27
241
原创 10GBASE-T,10GBASE-R,10GBASE-X 和10GBASE-W区别
参考链接：https://www.rfwireless-world.com/Terminology/10GBASE-T-vs-10GBASE-R-vs-10GBASE-X-vs-10GBASE-W.html10GBASE-TThe version 10GBASE-T has following features.• Supports 64B/65B signal encoding type• supports transmission over twisted pair cabling• Ba
2021-12-20 10:19:57
8077
原创 ADI开源示例工程的创建（通过vivado）
以下展示，通过vivado创建adi开源示例工程的方法。1.adi开源示例工程路径：https://wiki.analog.com/resources/fpga/docs/releases通过此路径可以转到相应版本的开源示例工程的git链接；下载开源工程。2.创建工程并编译。https://wiki.analog.com/resources/fpga/docs/build#windows_environment_setup打开vivado，在vivado的tcl界面，输入以上命令。注意工程目
2021-11-28 21:44:24
2907
原创 关于光纤的知识点
1. 单模光纤（SM）和多模光纤（MM）；单模模块和多模模块的区别_lbyyy的专栏-CSDN博客光模块的多模和单模怎么区分_百度知道2. LC接口，MPO接口等接口的区别；lc/pc和mpo/mpt光纤连接器的区别_百度知道...
2021-10-15 16:23:55
434
原创 如何关闭vivado的Jtag自动检测
在下载器连接到板卡上时，上电会自动通过下载器检测fpga芯片。我遇到过bpi接口配置芯片的fpga板卡在连接下载器到电脑时，vivado的hardware manager打开，板卡再上电，导致配置文件无法加载的问题。解决方法：通过如下tcl指令：set_param labtools.auto_update_hardware 0就可以关闭hardware manager的硬件自动检测，且配置文件可以正常加载。需要通过jtag连接硬件时，手动点open_target，即可以连接硬件。还有一..
2021-09-08 12:51:09
1055
原创 [DRC REQP-1581] obuf_loaded: OBUFT pin O drives one or more invalid loads
vivado工程报错如标题。解决方法：From this information, there looks to be trouble with an IOBUF inference that is not at the top-level module/architecture of the design. I would suggest moving the IOBUF inference to the top-level, or to try adding a KEEP property...
2021-08-30 16:27:59
3700
原创 fifo深度计算公式
在网上搜索到一个讲解的比较好的fifo深度计算公式，链接如下：https://www.fullchipdesign.com/fifo_depth_formula_calculation.htm#:~:text=Formula%20to%20calculate%20FIFO%20depth%20below%3A%20D%20%3D,frequency.%20RD%20%3D%20Read%20side%20delay%20in-between%20reads....
2021-08-29 23:03:22
358
原创 STA静态时序分析学习参考
推荐西南交通大学邸志雄老师的网络公开课 《数字集成电路静态时序分析基础》链接：https://www.bilibili.com/video/BV1if4y1p7Dq静态时序分析的经典书籍：《Static Timing Analysis forNanometer Designs》 J. Bhasker • Rakesh Chadha，下面链接为经过热心网友翻译的链接：https://www.zhihu.com/people/zhao-jun-jun-19/posts?page=2...
2021-08-24 16:31:25
751
原创 时序约束之 建立时间与保持时间 （setuptime holdtime）
对建立时间和保持时间的理解是时序约束的重中之重，在网络上看到一个讲解的非常好的视频课程。https://www.bilibili.com/video/BV1MU4y187jYsetup-hold分析，又叫max-min分析。可以带着几个问题看视频课程：1.setup分析为什么是在下一个时钟沿分析，而hold分析是在本时钟沿分析？2.为什么会出现setup违例？如何解决setup违例？3.为什么会出现hold违例？如何解决hold违例？...
2021-08-24 12:02:31
970
原创 Module ‘B_PCIE_3_0‘ is not defined
开发环境：vivado2020.1仿真环境：questasim10.7在用第三方仿真工具仿真vivado PCIE ip核时，报错：Module 'B_PCIE_3_0' is not defined解决方法：在do脚本中增加：vlog -work work H:/Xilinx/Vivado/2020.1/data/secureip/pcie_3_0/*.vpvp文件为加密文件。...
2021-03-24 15:04:08
391
1
原创 systemC 入门资料
参考文档：https://zhuanlan.zhihu.com/p/146747267https://max.book118.com/html/2016/1219/74622459.shtmhttps://www.jianshu.com/p/d2a7d09e8076
2021-03-24 10:14:56
622
原创 modelsim仿真vivado ip核方法
对应modelsim工程案例：生成仿真库首先，使用vivado生成仿真库文件本文以仿真fifo ip核和clk_wiz ip核为例，介绍如何使用modelsim仿真。会使用生成的unisims_ver和simprims_ver库文件生成ip核使用vivado生成相应的ip核。Ip核中会使用相应的*_sim_netlist.v文件。Testbench文件写出相应的tb文件，另存为tb_fifo.v文件，如下：///`...
2021-03-20 17:55:28
6476
原创 网络上的开源RTL如何获取
1.开源网站：https://opencores.org/projects这个开源网站上的代码质量参差不齐。注册账号后即可下载。2.github：https://github.com这个开源网站上资源比较丰富，可以直接搜索。
2021-03-11 16:17:54
536
原创 pcie协议及xilinx ip核开发学习
参考学习链接：https://www.zhihu.com/column/PCI-Expresspcie协议规范：
2021-02-05 16:52:36
381
原创 ISE 使用第三方文本编辑器 notepad++
1.点击edit，选preferences;2.选择editors，选custom，并将command line写入，对应你电脑中notepad++.exe的物理地址。{C:\Program Files\Notepad++\notepad++.exe} $1
2021-01-13 15:10:10
859
原创 FPGA设计组合逻辑电路中的锁存器问题
在设计中 一般避免锁存器，锁存器不仅消耗资源，且更容易受到干扰，使得经常出现电路的仿真结果和在线调试结果不一致的情况。https://cloud.tencent.com/developer/article/1530837本文主要从编码和综合后的原理图出发，展现不同的编码风格和生成的原理图的区别：编码一：综合后的原理图如下，LUT3为3输入查找表，FDRE为触发器。此编码无触发器生成。编码二：综合后的原理图：（同编码一）编码三：综合后的原理图，LDPE为锁存
2020-12-09 11:11:38
1885
原创 基于modelsim的逻辑仿真（基于do脚本文件）
以如下两个文件为示例，一个是设计文件，一个是仿真文件。首先创建新的工程。file->new->project。写入工程名称。编辑如下do文件。（新建TXT文件，命名为run.do）quit -sim#退出上一次的仿真.main clearvlib work#在lib中，创建workvlog ./scrs/*.v#增加当前目录下（./当前目录，./../上一级目录，./../../上上一级目录，以此类推）的所有v文件vsim -voptargs=+acc
2020-11-24 10:40:58
467
原创 modelsim的逻辑仿真（基于ui界面的操作）
示例中以两个文件举例，设计文件和仿真文件，如下图：步骤如下：首先新建工程，file->new->project。写入工程名称。加入设计文件，点project ，右击add to project，existing file，增加testbench文件其他相关文件。点compile all ，编译文件。点library ，选中work目录 ，选中顶层文件，右击选simulate。点sim选项页 ，选中模块，右击add wave。或者点view->Objects
2020-11-24 10:11:25
671
原创 关于rapidio的技术文章
RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。详细请点击链接：https://www.cnblogs.com/liujinggang/tag/rapidIO/...
2020-10-29 16:24:30
130
原创 ISE 逻辑分析仪 chipscope使用
工程的top文件上，右击，new source选择下图框住的部分，chipscope definition and connection file.写上filename，点next。生成cdc文件，点edit，选new ila unit。点击生成的ila，配置端口数，采样深度，和信号连接等。...
2020-09-10 10:35:37
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原创 Vivado下固化 FLASH的技巧
文章转自：http://xilinx.eetrend.com/content/2019/100042185.html今天发布一个Vivado 下固化 FLASH的压缩和提高加载速度的技巧和方法。这个方法对于需要快速加载程序的场合特别有用比如PCIE 需要满足200MS的加载时间才能实现上电后系统能够识别到开发板。对于XILINX FPGA 如何缩小 bit文件或者MCS或者bin文件大大小，以及如何配置QSPI FLASH的加载速度,对于很多初学者来说还不知道，有必要推广下。1、纯FPGA.
2020-09-09 16:24:43
1823
原创 vivado CLOCK_DEDICATED_ROUTE约束的使用
参考文档：ug472set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets sys_clk]大致的意思是：输入的时钟驱动CMT时，如果在同一时钟区域没有MMCM/PLL，则需要设置CLOCK_DEDICATED_ROUTE约束。比如单个时钟驱动多个CMT的情况。...
2020-09-09 15:48:39
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1
原创 can2.0B帧格式
CAN帧格式（标准帧、拓展帧）参考：https://www.cnblogs.com/fengliu-/p/9277165.htmlCAN2.0B标准帧CAN 标准帧信息为11个字节，包括两部分：信息和数据部分。前3个字节为信息部分。 位置 7 6 5 4 3 2 1 0 字节01 .
2020-08-31 12:05:55
3826
原创 vivado zynq ps端的axi偏移地址如何确认
通过block design配置完axi后，如何确认ps端软件的访问地址，通过如下界面：S_AXI_HP0的偏移地址为：0x000000M_AXI_GP0_0的偏移地址为：0x43C0_0000
2020-08-25 16:59:50
1531
原创 zynq的复位模式和时序关系
参考文档ug585zynq有两种复位模式，por reset和non-por reset。por reset复位将会复位整个系统，通过PS_POR_B管脚产生。non-por reset复位，并不会复位所有的寄存器，可以通过PS_SRST_B管脚，或者系统内部复位，如看门狗复位。两种复位模式的作用域如下：上电和复位的时序关系图：...
2020-08-19 15:32:28
3062
原创 7系列fpga配置流程
配置流程step1：器件上电配置相关的电源：上电时序：step2：清除配置存储，block ram初始化，触发器初始化。step3：采样mode管脚，M2 M1 M0step4-7：下载bit流
2020-08-18 09:51:46
852
原创 xilinx 7系列FPGA的配置接口
参考文档： UG470一、配置接口分类简述：CCLK时钟在master模式下为input，在slave模式下为output。根据配置管脚M2 M1 M0的高低电平状态，决定配置模式。二、配置bank的电压选择配置bank有3个，bank0，bank14和bank15 。通过pin脚CFGBVS配置bank区间的电平，CFGBVS脚设置为VCCO_0或者GND，当CFGBVS为高，则bank0的JTAG和bank14、bank15在配置阶段为3.3V或者2.5V，如果CFGBVS为低.
2020-08-17 19:06:13
4972
原创 xilinx Ram配置 WRITE_FIRST READ_FIRST NO_CHANGE的区别
参考ug473.话不说，直接放时序图。简述：CLK为时钟，WE和DI为写使能和写数据，ADDR为地址，DO为读数据，EN为读使能。write first模式中，读数据为最新的写数据，read first模式中，读数据为旧的数据。简述：在no change模式下，在写数据时，读数据保持不变。...
2020-08-14 16:16:43
1242
原创 xilinx 7系列 时钟架构
参考文档ug472.xilinx 7系列将器件分成不同的时钟区域（clock regions），更具器件的规模，最小从1个时钟区域到最大24个时钟区域。一个时钟区域包含所有的同步元素，包括CLB，I/O，串行收发器，DSP，BRAM，CMT等。不同的时钟区域排布如下图示。其中，最主要的时钟资源有：CMT（包含一个MMCM和PLL），BUFG，BUFH，BUFR，BUFMR等，其连接关系如下图示：备注：MRCC和SRCC为外部时钟接入pin脚。时钟资源连接关系汇总：..
2020-08-14 13:46:30
313
原创 时序约束之 set_clock_groups
一、简述对于异步时钟，通常会使用set_clock_groups、set_false_path做时序约束，使得不对跨异步时钟做时序分析。这样做可以缩短综合编译时间，且将宝贵的片内资源用在其他必要的时序约束上。set_clock_groups 将不会对不同group的时钟做时序分析，对同一group的时钟不受影响。不同于set_false_path约束，set_false_path是有方向的（-from -to 只能做单方向的时序约束），set_clock_groups 将会对-group的...
2020-08-13 14:52:13
14586
原创 时序约束之 定义源时钟
xilinx FPGA外部源时钟的接入有两种方式：1.单端时钟接入。2差分时钟接入。一、在单端情况下：创建一个周期10ns，占空比50%，无相位移的时钟，其sdc约束如下：create_clock -period 10 [get_ports sysclk]创建一个周期10ns，占空比25%，相位移90度，命名为devclk的时钟，约束如下：create_clock -name devclk -period 10 -waveform {2.5 5} [get_ports syscl.
2020-08-13 10:06:32
565
wujian100_open-master_questasim_tb.zip
2021-11-07
questa_sim.zip
2021-03-25
8B10B 详解&综述_p.pdf
2021-02-01
modelsim仿真示例工程
2020-11-24
rmii_1_2 specification rmii规范文档
2020-11-19
rgmii规范 rgmii_specification_hp_v1.3_dec_2000
2020-11-16
英特尔® 芯片组低引脚数接口规范 LPC总线
2020-10-28
cn_beremiz_openPLC.rar
2020-07-01
空空如也
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