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原创 Zynq 用户自定义IP

用户自定义IP主要有两个关键步骤。1. 创建源文件，单击Tools—>Create and package IP完成IP创建。 2. 调用自定义IP时，需要添加IP的路径。如下图，通过在 Project manager 区中单击 Project settings，完成路径添加。...

2018-04-23 19:57:19 1213

原创 Zynq中断总结

中断系统图中断控制图1. SGI中断（软件中断）每个CPU均含有软件中断16个。 2. PPI中断（私有端口中断）该中断固定，不能修改。其中有2个PL到CPU的快速中断nFIQ。 3. SPI中断（PS 和 PL 共享中断）共享中断就是 PL 的中断可以发送给 PS 处理。上图中，有 16 个 PL 的中断，它们可以设置为高电平或者低电平触发...

2018-04-23 19:53:19 1017

zynq AXI是很重要的内容，本篇仅是简单的介绍。大量参考了其他书籍。AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。1.AXI总线ZYNQ有三种AXI总线：（1）AXI4：（For high-performance memory-mappe...

2018-04-23 19:47:21 7843

原创 Zynq emio总结

还是上个图，BANK0和BANK1是54个MIO，BANK2和BANK3是64个EMIO。想要使用EMIO就需要PS+PL两部分结合，EMIO需要引脚分配。以下以zturn 开发板控制RED三色为实验。1. 硬件搭建硬件主要配置EMIO以及DDR，同时进行对应的管脚约束。形成的系统结构如下图所示。1. 软件编程 #include "xgpiops.h"#include "sleep.h" i...

2018-04-23 19:39:05 3614

原创 Zynq mio总结

Zynq的IO包括对外连接的GPIO和内部PS与PL通信的AXIO。其中对外的GPIO又分为两种：MIO和EMIO。MIO直连到PS；EMIO则是PS扩展到PL，从PL接出的IO。所以MIO不需要管脚约束，而EMIO需要管脚约束。1.MIO寄存器上图为MIO内部构造，对MIO操作即是对以下寄存器进行配置：DATA_RO: 此寄存器使软件能观察 PIN 脚情况，当 GPIO 被配置成输出的时候，这个...

2018-02-13 10:50:03 3030

原创 Zynq SOC最小系统

Zynq SOC最小系统即是DDR+arm，一切开发都基于以上最小系统构建，所以在vivado中首先需要配置zynq中的DDR，必要时候还要配置上PS引到PL上的时钟。上图为DDR配置，主要是选择memory Part要匹配上硬件。时钟配置主要是配置合适的时钟频率。并且将PS-PL时钟连起来，如下图。...

2018-02-13 10:27:33 3012

原创 zynq总体结构总览

Xilinix为什么会生产zynq芯片，归根结底是市场需求决定研发生产。上图是一个概念图，zynq就是arm和传统fpga的结合，优势在于集成度高，PS（arm部分）与PL通过AXI总线实现高速数据传输，发挥了arm的优势，同时又通过PL部分实现了IO不够用的情况。上图是ZYNQ的结构图，ZYNQ是ARM+FPGA来的图中黄色部分就是FPGA，灰色部分是整合了外围设备的ARM。按我自...

2018-02-12 14:38:51 2745

原创 zynq开发软件操作整体流程

网上关于vivado开发zynq的资料很多，总结以下操作流程，以SD模式为例。1.打开vivado软件，新建工程在新建工程步骤中，选择相应的芯片型号2.创建模块设计（基于IP集成形式，zynq均是以IP为核心来构建）首先要添加zynq 的ps部分，PL-PS的接口，外围接口模块等等（根据需要进行配置，需要学习配置处理）；其次进行约束文件配置；3.模块...

2018-02-12 14:10:03 3491

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