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RSS订阅原创 折腾了近一个月终于搞定了SDRAM控制器
输入加了个FIFO，输出没加一些心得：1、注意代码的可移植性，别用C语言的思维写，代码会混胡乱不堪2、利用镁光提供的SDRAM VERILOG仿真模型进行测试3、注意细枝末节的延时，特别是全页读写数据一定要对齐，采用全页突发+突发终止+预充电完成一次读写4、读和写分别加上一个FIFO进行封装，为视频采集提供便利5、分别用锁相环生成一个100M和一个100M偏移180读的时钟，后续偏移还得根据开发板的电气特性进行校正6、始终约束那一套（应该不需要），不过起初测试时候镁光的仿真模型可能会提醒时..
2021-02-23 23:17:02
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原创 镁光SDRAM Verilog模型使用
1、修改sdr_parameters.vh文件扩展名为sdr_parameters.v2、在sdr文件中将引用的sdr_parameters.vh扩展名修改成.v3、SDRAM 驱动文件（这个自己写）4、镁光SDRAM verilog仿真模型不可综合，在testbench里加入就行了5、一个100M的信号做操作时钟，令一个100M的信号相位偏移180度（由于锁相环生成）做SDRAM的时钟6、仿真结果...
2021-02-19 11:00:32
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空空如也
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