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空空如也

Verilog-LOG10

主要用于FPGA中以10为底的对数的运算,输入为定点数,输出为定点数(16位整数,16位小数),可手动调整精度,这里只做参考(在10^0-10^8之间取1024个数)

2023-03-11

FPGA同步时钟域数据位宽转换

用于FPGA中同步时钟域下数据位宽的转换,转换快速,误码率低

2022-07-09

LTC1665的FPGA驱动源代码

用于控制各路电压值,简单易用,通俗易懂,新手也可以很快上手哦

2022-07-09

USB3014调试相关代码(FPGA)以及嵌入式烧写文件(ARM)

USB3014调试相关代码(FPGA)以及嵌入式烧写文件(ARM),提供完整的FPGA调用IP,AXI4总线连接两个存储器以及一个BRAM接口,实际上版验证无误,支持连读连写,数据上传,数据上传速度测试达392MB/S,上传文件包括FPGA调用ip以及ARM烧写的img文件(100M)

2022-05-04

UART_CTRL_AD9910.rar

基于UART控制AD9910出动态点频。可以利用串口调试助手控制uart通信设定AD9910的点频频率实现AD9910点频频率在线可调。

2020-01-10

基于FPGA控制UART串口接收和发送

基于FPGA控制UART串口接收和发送。可以设定任意时钟频率(大于串口波特率)和串口波特率,采用valid和ready握手翻转有效,稳定性好,相位自动调节。

2020-01-10

bwlabel.iso

基于上一版本在资源利用率上做了相当大的改进,资源占用少,经实际测试,在zynq7020上对2048x2048的图片进行检测,占用的逻辑资源仅占10%,极大节省了资源。

2019-05-17

bwlabel.rar

基于FPGA的连通域目标检测设计,采用AXI4接口设计,采集存储于DDR的图像数据。具有资源消耗低,反应快速,统计准确的优点。该算法可以统计一定强弱的目标,并标记连通域的位置。

2019-05-09

静态以及动态实现奇偶分频模块

可以实现静态、动态分频,对奇数和偶数都能够有较好的分频效果,占空比50%。

2019-03-19

FPGA函数信号发生器

基于FPGA开发的函数发生器,以IP核调用的方式可以实现四路正弦波、余弦波、混频波、方波、扫频信号生成,满足日常测试需要,经过多方验证,系统可靠,稳定性好,代码公开。有需要的可以下载了解,有问题的可以联系[email protected]

2019-03-19

基于FPGA的AD7679驱动程序

基于FPGA的AD7679驱动程序,以IP方式提供相应源代码,可以直接进行调用,设置初始值进行烧写。

2019-03-18

基于FPGA的恒虚预警处理

基于FPGA的恒虚预警处理源代码,包含了CA、CM、GO三种检测门限的处理机制,整个工程耗费资源少,代码清晰,很容易理解,能够高效准确进行数据处理。

2019-03-18

基于FPGA设计数字信号处理

基于FPGA设计数字信号处理,包含了绝大多数数字信号处理流程。对混频信号的产生、去直流、采样、滤波、加窗、FFT、画相位谱、画幅度谱做了很好的处理,源代码完全公开。代码采用VERILOG语言编写,清晰明了,整个处理过程经过多次验证。

2019-03-18

基于FPGA的去直流代码

基于FPGA的去直流代码,采用verilog语言编写,代码清晰明朗,以IP方式调用。根据均值收敛性特点进行去直流,采用AXI4接口进行数据传送。

2019-03-18

基于FPGA的ADF4351驱动程序

基于FPGA的ADF4351驱动程序,经过多次验证可行,以IP方式调用,代码清晰明朗,很容易理解,不清楚的可以联系

2019-03-18

基于FPGA的AD9910的驱动程序

基于FPGA的AD9910驱动程序,采用Verilog语言编写,简明清晰,源代码共享,代码风格明朗,很容易理解。

2019-03-18

基于测试的FPGA信号发生器

基于测试专用的FPGA信号发生器,可产生正弦波,余弦波两种波形;可产生0-1M的混频信号,幅度和初相位可以自定义,以IP打包的方式进行调用,IP可以自己修改,已经过无数次的验证可行,稳定性高。

2019-03-18

基于FPGA开发的UART通信模块

基于FPGA设计串口通信模块IP,内含详细的使用说明,IP可修改。

2019-01-30

Verilog搭建内存Bram

基于FPGA搭建BRAM,实测可用,能够实现日常内存的模拟与仿真。

2019-01-30

Verilog搭建奇偶任意分频器

支持任意正整数分频,该算法为平均分频,奇偶分频占空比均为50%

2019-01-30

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