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RSS订阅原创 综合基础知识）（三）
4. top level blocks之间的信号遵循30/30/30的timing budget经验法则是 -- 30%给上游模块output data path，30%给top level routing，30%给input data path。2. set_max_transition, set_max_capacitance参考.lib，取值小于二维表index_1, index_2上限。1. set_max_fanout 25 为起点，可以多尝试几次。
2023-05-05 09:22:45
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原创 国标免费下载网站
https://openstd.samr.gov.cnhttp://www.biaozhun8.cnhttp://down.foodmate.nethttp://www.bzfxw.comhttp://www.nrsis.org.cn
2023-03-30 16:33:34
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原创 常用数据手册（Datasheet）下载网站
常用的几个Datasheet查找网站（1）ALLDATASHEET.COM - Datasheet search site for Electronic Components and Semiconductors and other semiconductors.（2）https://www.datasheets360.com/（3）icspec-电子元器件查询网-datasheet-芯片查询-芯片规格书-半导体芯片...
2021-10-22 13:49:47
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原创 常用VERILOG& FPGA开源网站
（1）https://opencores.org/（2）http://www.codeforge.cn/（3）http://asics.ws/v6/目前碰到过的就这三个。。。后续如有遇上新的再更新。
2021-03-20 16:32:49
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原创 IC基础知识梳理（1）
好久没来写了。。。先自己呼两巴掌。。。作为一名ICer需要了解的基础知识：（1）NMOS：G为高时导通（2）PMOS：G为低时导通（3）CMOS由NMOS和PMOS构成，下图是一个由NMOS和PMOS构成的一个反相器：A输入为1时，NMOS导通，输出Y为0（实际上是对输出端电容进行放电）；当A输入为0时，PMOS导通，输出Y为1（实际上是对输出端电容进行充电）。输入输出的延时实际上就是电容充放电过程造成的(RC电路)。（4）电路延时因素：PVT（Process，Volta
2020-08-08 14:18:07
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原创 综合基础知识（二）
上图是DC逻辑综合的流程图以及各个过程中会用到的命令，上一篇我们讲到了Specify libraries，这一次我们再讲一讲Read Design。Read design是指将设计文件载入内存，并将其转化为通用的Boolean等式即GETCH格式。GTECH格式由“soft macros”如“adders，comparators”。读入设计主要有两种实现方式：analyze + elaborate，read。下面我们就依次讲讲他俩之间的区别：（1）analyze -library ‘库名称’ -..
2020-05-17 10:03:24
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原创 商用密码最新标准和国家标准
最近在搞商密这一块，给大家推荐一个商密标准网站。网址如下：http://www.scctc.org.cn/templates/General/index.aspx?nodeid=16&pagesize=2&pagenum=10上面的文档不能下载，但是可以在线看，就不用到处去下载了。...
2020-05-11 18:50:37
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原创 综合基础知识（一）
对于我们前端设计工程师来说必备的一个技能：综合。所谓综合，就是将概念转换为可制造器件的转移过程（对于我们来说就是将rtl转换为相对应工艺下的门级电路）。一般由三步组成：转化（Translation） + 逻辑优化（Logic Optimization） + 映射（Mapping）。一般先通过read命令将RTL代码转换为通用的布尔（boolean）等式即GTECH格式；然后执行comp...
2020-05-03 09:52:31
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原创 记做综合时用到designware库遇到的一个小问题
哈哈哈哈哈哈哈哈哈哈，第一次写博客，以后就在这里扎根了，将自己遇到的一些问题记录下来，与大家一起分享一下。 上周做国密算法，想要提升一下性能，遂把自己写的加法器换成了designware库里的加法器，想着看看会不会对时序有点优化。在做dc时，遇到了一个小小的问题（本人菜鸟），综合出来的网标中并未找到对应的加法器的例化。通过综合log来看，综合过程应该是没有问题的，也确实将designw...
2020-04-23 19:12:30
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_101 条 Verilog 和 SystemVerilog 设计陷阱.pdf
2019-09-19
axi3_axi4_perfect.ppt
2019-09-19
空空如也
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