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原创 做为一名芯片前端设计/验证工程师，你具备这些技能么？
说明：1）因个人工作内容原因，SOC基础中所罗列的主要与接口类相关2）导图中包括Unix/Linux基本内容，因为我们平时工作都在Unix/Linux系统下而非Windows系统3）红色部分为个人认为芯片前端设计工程师必备的基本技能PS：导图中覆盖的技能点非常多，制作导图的真正意义并不是说你一定学会罗列中全部的技能点，还是要把事情做深做专，但同时我们也需要具备一定的广度，所以这张思维导图可...
2020-03-12 19:37:53
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转载 SV 事件控制event
在上面的代码中，两个阻塞等待@和.triggered都是和事件触发同时发生的，出现了竞争条件，结果是虽然触发和等待发生在同一个仿真时间，但是还有执行顺序，根据代码顺序，先执行事件的触发，由于@事件控制是边沿敏感的，等到执行@语句时，事件的触发的“上升沿”已经消失，所以@并没有被触发，而@和.triggered的不同就在于此，@是边沿敏感，后者是电平敏感，所以在整个20仿真时间步长中，wait语句都能被触发。wait_order阻塞等待多个事件的触发，并且要求这多个事件按照用户决定顺序触发。
2023-11-05 10:49:07
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转载 SV中automatic在task/function的用法
Verilog早期仅有静态生命期(static lifetime)，无论是function还是task，用来描述硬件，无论调用多少次，同一个Task或者function都是分配一个地址。原因是因为这个代码实现的是个递归函数，对于静态变量，只分配一次地址，所有的值在同一个地址计算，因此展开后是无法计算的，计算方式是P=P*n。如果加上automatic，那么系统自动添加下标，放到堆栈中，相当于两个add，一个add1，一个add2.不会覆盖。这意味着，过程的参数和局部变量，都没有调用堆栈。
2023-11-04 16:31:18
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原创 Linux：修改xterm字体和背景色的方法
bsub提交出的xterm白色背景且字体很小，看久了真的要眼瞎的节奏。2）在~/.Xdefaults文件中，添加修改xterm字体和背景的命令。1）在自己的home目录下新建 .Xdefaults 文件；PS：#C7EDCC是网上出名的所谓护眼豆绿色。
2023-03-17 09:26:42
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转载 【杂谈分享】科研大牛们如何阅读文献？
【杂谈分享】科研大牛们如何阅读文献？文章目录【杂谈分享】科研大牛们如何阅读文献？前言一、论文搜集和编录，并行阅读二、如何阅读一篇论文1.第一遍读标题，摘要，图片2.第二遍可以关注介绍，结论，图片3. 第三遍可以进入论文主体部分，但是可以掠过数学4. 第四遍，阅读整篇文章，掠过没意义的部分5.读论文时思考的问题带着问题去阅读永远是最有效的阅读方式。6.深入理解前言 搬运一下Andrew Ng（吴恩达）在他的一节CS230深度学习课上分享的如何利用文献
2020-11-09 19:48:25
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原创 【书籍分享】IEEE Verilog 2001/2005 Spec（内含下载地址）
这两本书，是Verilog HDL的语言规范，是每一位前端数字芯片开发者以及FPGA开发者的必备书籍。目前主流版本有Verilog-2005和Verilog-2001。Verilog-2005版本在Verilog-2001版本基础上进行了轻微的更正和规范的澄清，后面文章中我会进一步详细解释Verilog-2005中的语法变更。电子书的下载链接在文章末尾。同时我会不定期分享读书心得以及相关视频，带大家一起学习一起"啃"协议，欢迎关注公众号！The Verilog hardware descript.
2020-11-07 14:40:57
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原创 MPHY协议解读三：8b10b编码
目录整体概述8b10b编码优劣势8b10b实现原理8b10b符号和术语3b4b/5b6b编码RDMPHY实现相关点整体概述8b10b编码思维导图如下：本章节主要分析MPHY协议中使用的8b10b编码，包括编码优劣势、实现规则两大部分8b10b编码优劣势优势：1）保证DC平衡我们知道电容的阻抗公式是Zc=1/2πf*C，信号频率越高，阻抗越低，反之频率越低，阻抗越高；在串行高速传输过程中，由于串行链路中存在耦合电容，在码型是高频的时候，基本上可以不损耗的传输过去，但是当码型是连续的‘0’或‘1
2020-10-30 14:22:07
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原创 芯片验证技能之ESL
目录概述一、ESL基本概念二、ESL作用三、ESL特点一、ESL基本概念ESL：Electronic System Level Design，电子系统级设计ESL是一种芯片仿真器的设计方法，常见仿真器有功能仿真、性能仿真、指令仿真，业界也有很多仿真器的设计平台和工具，比如：Coware、Carbon、Mentor等。ESL是一套能够以紧耦合方式开发、优化和验证复杂SoC系统架构和嵌入式软件的方法论，它能够提供下游寄存器传输级(RTL)实现的验证基础；ESL利用C/C++等高级语言通过软件模型来模拟
2020-10-27 14:24:10
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原创 MPHY协议解读二：LANE基本概念
MPHY协议解读二：LANE基本概念文章目录MPHY协议解读二：LANE基本概念整体概述一、LINE状态二、信号编码方案三、速率选择整体概述本章节主要分析MPHY协议中涉及的基本概念，包括：LINE状态：DIF-P/DIF-N/DIF-Z/DIF-Q差分线信号编码方案：NRZ不归零信号和PWM脉冲宽度调制速率选择：LS-MODE/HS-MODE一、LINE状态MPHY协议中本端和对端采用差分线进行数据传输，有关差分信号的基本概念和优劣势请参考下文：单端信号和差分信号区别 ----
2020-09-04 19:08:39
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原创 M-PHY协议解读一：M-PHY整体概述
1.1 M-PHY整体概述M-PHY协议思维导图如下：思维导图主要分为两大部分：M-PHY基本特点和基本概念。第一部分对M-PHY的基本特点进行描述，通过与D-PHY/C-PHY多个维度的对比分析，对M-PHY有一个整体的基本认识；第二部分对M-PHY协议中的内容进行详细的描述，主要包括：M-PHY系统整体框架（章节4-1）内容：了解M-PHY的整体组成，包括PIN/LINE/LANE/LINK等基本概念；了解M-PHY协议规定范围是什么；LINE状态（章节4-2）内容：了解DIF-
2020-08-19 14:41:11
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原创 Verilog中复位信号为什么要强调同步撤离？
1.位于复位这个行为而言，异步操作时完全可以的，因为所有的元器件都会最终回到初始值，那么有没有出现亚稳态、谁先谁后其实都没有关系，就像电视剧里说的”反正早晚都是si，早si晚si又有什么区别“，就是这个道理，对功能完全不会有影响。2.但是对于撤销不行啊，一旦复位撤销了各个元器件就会开始工作了，如果复位撤销点到达各个元器件的时间有差别，或者正好打在了时钟的亚稳态窗(即在Tsetup+Thold内跳变了)上了，就会造成有的器件当前周期开始工作，而有的器件在下一周期开始工作，那整个系统就崩盘了这是绝对不允许的，
2020-07-25 08:39:03
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原创 芯片行业中什么是Die？什么是单封？什么是合封？
关键词一：Die定义------Die指的是芯片未封装前的晶粒,是从硅晶元(Wafer)上用激光切割而成的小片(Die)，每一个Die就是一个独立的功能芯片，最终将被作为一个单位而被封装起来成为我们常见的芯片。特点------Die是不能直接使用的，没有引脚，没有散热片。关键词二：单封，合封定义------单封：一个封装芯片中只包含一个Die合封：一个封装芯片中抱恨两个或两个以上Die优势与不足------合封技术相对于单封技术减少了Die之间的连接线长度，具有更小的线延迟。从时序的
2020-07-07 19:35:37
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转载 Flash Translation Layer (FTL)
這篇文章是要整理我這兩年來做的工作，SSD裡的Flash Translation Layer (FTL)。FTL是介於SSD前端和後端之間的一個轉換層，前端指的是和Host用Protocol溝通的那邊，後端是真正儲存資料的實體的Nand Flash這邊。
2020-06-13 22:21:58
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翻译 Improving Flash Storage Performance by Caching Address Mapping Table in Host Mem
Authors: Wookhan Jeong, Hyunsoo Cho, Yongmyung Lee, Jaegyu Lee, Songho Yoon, Jooyoung Hwang, and Donggi Lee, S/W Development Team, Memory Business, Samsung Electronics Co., Ltd.Abstract: NAND flash memory based storage devices use Flash Tran
2020-06-13 20:04:44
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转载 深入理解计算机大端与小端
大端与小端在嵌入式开发中，大端（Big-endian）和小端（Little-endian）是一个很重要的概念。MSB与LSB最高有效位（MSB）指二进制中最高值的比特。在16比特的数字音频中，其第1个比特便对16bit的字的数值有最大的影响。例如，在十进制的15，389这一数字中，相当于万数那1行（1）的数字便对数值的影响最大。比较与之相反的“最低有效位”（LSB）。LSB（Least...
2020-04-15 15:53:39
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原创 Verilog电路设计小技巧之功耗优化
–不积跬步无以至千里记录Verilog电路设计中的点点滴滴对ASIC流程而言，功耗一直是一个重点关注的问题，时钟树的功耗消耗达到芯片动态功耗的30%~60%，因此，电路不工作时关断时钟是目前降低动态功耗最常用和最成熟的手段之一。下面分享从RTL实现角度来降低动态功耗的一些“投机取巧”。1、模块级时钟门控对于一些功能较独立，通常用于处理某一特定命令流或数据流的模块，可以在其外部手动例化一个...
2020-04-01 21:29:50
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原创 Verilog电路设计小技巧之表达式位宽
–不积跬步无以至千里记录Verilog电路设计中的点点滴滴今天想说说verilog中表达式的位宽问题，编码过程中，经常会出现很多表达式位宽不匹配。基本上在跑lint的时候，只要一个表达式中有任意2个操作数的位宽不一致时lint都会报。但是实际上并非所有的位宽不匹配都有问题。如以下Warning：Warning类型的意思是逻辑中存在self-determined expression，需要...
2020-03-20 10:39:10
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原创 Verilog电路设计小技巧（1）
–不积跬步无以至千里记录Verilog电路设计中的点点滴滴1）乘法器一定谨慎使用！FPGA中可以调用DSP单元，但芯片中是用累加器搭建起来的，非常费资源！推荐使用位拼接的形式。下图中注释代码使用乘法器实现，非注释代码使用位拼接实现。...
2020-03-13 10:23:04
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