shawn的FPGA圈

原创 国内最大最专业最活跃的前十大FPGA论坛社区网站精选

第一名hifpga.com准确地说这是一个FPGA论坛，更是一个FPGA的问答社区，整个社区非常活跃，它鼓励人们更快更准确地提问和回答问题，避免FPGA技术论坛中常见的无意义的顶帖和COPY式回帖。整个论坛的主题都是FPGA相关的，是一个专注于FPGA的论坛。这个论坛中大都是一些具体的解决FPGA相关问题的办法，也会有一些FPGA相关的技术细节文章进行分享，当然还有XILINX、ALTE...

原创 vivado编译vcs库出现版本不匹配错误解决

之前本来已编译好VCS的仿真库，可是用Verdi的时候发现verdi无法解xilinx的secureIP,会报以下原语找不到，只好重新编译vcs库，修改编译选项增加KDB支持（后面再写文章说明如何添加KDB支持），/usr/Xilinx/Vivado/2019.2/data/verilog/src/unisims/GTPE2_COMMON.v(586): *Error* view B_GTPE2_COMMON is not defined for instance B_GTPE2_COMMON_INS

原创 Vivado中调用vcs + dev或者VCS + verdi仿真方法详解

注：用vcs仿真要在testbench中加入生成波形文件的语句方法1只能用dve观察波形，方法2 dve/Verdi都可以1 vivado中直接调用vcs仿真编译仿真库这里是编译xilinx的原语、IP等，编译完成之后在该目录下生成一个仿真初始化文件，VCS对应synopsys_sim.setup文件。其内部会标注vcs仿真使用的仿真库与调用的IP位置，所以生成了仿真库就不要移动了。点击Tools > Compile simulation libraries 弹出Sim.

原创 xilinx vivado 使用VCS仿真

虽然modelsim 2019.2 确实比以前快多了，也不知道有没有如它所宣传的快了10倍，但是modelsim每次添加新的信号观察都要重新跑一遍，这个还是令人不太愉快，尽快投入VCS的怀抱吧。先记录一下可用参考，然后再来填坑。首先当然是官方的教程，https://www.xilinx.com/video/hardware/simulating-with-synopsys-vcs-in-vivado.html视频不是很流畅，貌似要穿越GFW。【使用VCS+Verdi对Xilinx IP仿真】..

原创 xilinx A7 （artix 7）serdes GTP 生成的example例程注释解析

XILINX的 serdes GT IP真的是够复杂的，生成的例子也是复杂，而且为了适配各种情况，代码里很多冗余的东西，发送部分比较简单 ，接收部分有点繁琐，我做了点注释，这里的只做的GTP的，GTX的自己看吧。///////////////////////////////////////////////////////////////////////////////// ____ ____ // / /\/ / // /___/ \ / Vendor: Xilinx.

原创 XILINX VIVADO 找不着ILA或者是[Common 17-162] Invalid option value specified for ‘-nets‘. 的解决办法

vivado经常时不时出现找不着ILA或者是报下在这种错误，出现这种问题的原因是ILA更新了，但是约束没有自动更新，导致找不着dbg_hub的时钟，而这种时钟名是软件生成的，每次都不一样，可以在XDC文件中注释或删除掉dbg_hub的相约束。然后implement下打开IO，再然后取消一个IO的锁定并重新勾上之后按CTRL+S保存，这时会生成新的约束，如下图，然后重新编译工程吧...

原创 国产FPGA芯片资源性能对照比较一览表

原创 在vivado中GTP GTH GTZ使用GTGREFCLK时 Vivado_DRC: (REQP-52) 或Vivado_DRC: (REQP-49)错误解决办法

XILINX的手册上明确指出了可以用于测试目的使用GTGREFCLK(实际上量产中也有人这么用，通常是为了省差分晶振，或者是没有频率合适的差分晶振，这么用当然是有一些前提的否则量产翻车怪自己咯，FPGA就是这样，没有什么绝对可行或绝对不可行)。可是当你真的使用的时候你就发现用常规编译是没法通过的。首先在run implment 布局布线的时候就会出现Vivado_DRC: (REQP-49)错误这个时候的解决办法就是在xdc中添加下面这一行，set_property SEVERITY.

原创 vivado 2019.2 更改仿真库位置后仿真启动失败的BUG解决

当初第一次在vivado编译modelsim库的时候随便选在了工程的cache目录下，后来觉得不好，因为工程备份啥的不方便，于是挪到公共空间中，即使重新在以下两个地方设置了新的库路径，仍然仿真不起来，报找不到库，报的路径还是原先的路径然后我删除了vivado生成的modelsim工作目录，让其重新生成，结果仍然是一样的，最终只能重新编译vivado库才能正常工作，如此看来要么是BUG，要么vivado就是这么设置的，编译库的时候会记录库的路径，更改设置只是指明路径，并不是设置

原创 在modelsim中查找指定信号是否有特定值

XSIM纵然有万般不好，但是有一点好就是可以很方便的查找指定信号的特定值，但是modelsim就不那么友好了，和modelsim的保存波形一样交互做是不太人性化。通常我们查找信号是在下面这个地方，而且这个地方确实也有一个选项value，但是对不起，这个value的用来查找当前光标所在位置中哪个信号是这个值。上面这个方法行不通，你只能通过下面这个tcl命令来实现。这个命令要注意一下"! stream 'hasX",这个的意思是信号必须不是X才能比较，因为X无法进行比较。比如我要查找gt1_rx

原创 xilinx vivado modelsim联合仿真出现behav/compile.bat‘ script “Please check that the file has the correct ‘r

照着网上的教程在vivado中设置了modelsim的路径，工作目录，库目录，也照着教程编译了xilinx器件库,但是仿真在进行到编译环节时的时候居然就出现了错误“behav/compile.bat' script "Please check that the file has the correct 'read/write/execute' permissions"”，以前只觉得Altera的quartus好用，lattice的diamond难用，至于国产高云更是难用不说了。没想到viva

原创 xilinx vivado 自带仿真工具xsim信号为蓝色Z态的解决办法

用过modelsim, CVS等仿真工具，头一回用xilinx自带的仿真工具，莫名其妙发现下面这条语句居然会出现蓝色不确定Z态。 assign gt_all_reset_done = gt0_txfsmresetdone_r2 & gt1_txfsmresetdone_r2 & gt0_rxresetdone_r3 & gt1_rxresetdone_r3;这种情况一般是没有赋初值，但是我这句里面右边的四个信号都是有值的，所以这里就让我比较意外了。...

原创 如何使用Synopsys VCS在Vivado中编译库并执行仿真

vivado中的仿真库和模型与ISE中的是不一样的，因此在vivado中使用VCS进行仿真的方法也与ISE中不一样。VCS可以通过两种方法对XILINX的器件进行功能仿真和门级仿真，这两种方法是 Precompiled（预编译） Dynamic（动态调用）。与ISE相比有以下不同：vivado现在UNISIM库同时包含功能和时序仿真模型vivado参数xil_timing指示UNISIM模型是正常运行还是定时运行vivado包含用于对旧器件进行功能和时序仿真的重定位库Vivado仿真不需要Xi

原创 使用Synopsys VCS仿真xilinx的加密IP方法

本文首发于hifpga.comXilinx利用了Verilog LRM-IEEE Std 1364-2005中指定的最新加密方法。Hard-IP的仿真模型（例如PowerPC处理器，MGT和PCIe）利用了该技术。有关更多信息，请参考以下内容：综合和仿真指南，网址为：http://www.xilinx.com/support/documentation/dt_ise.htm SecureIP主答复记录：（Xilinx答复33275）从11.1开始，所有hardIP块都使用SecureI...

原创 xilinx vivado 设置多核多线程加快综合、布局布线、仿真速度的方法

加快vivado布局布线速度的多核编译方法在tcl中执行下面的语句 set param general.maxThreads n来设置，n是你的CPU线程数。在设置之后你可以通过get_param general.maxThreads 指令来确认是否成功设置，加快vivado综合速度的多核编译方法操作方法与上面加快布局布线的方法一样。实际发现效果并不是很明显，官方论坛中提到只有在LINUX上才能发挥8核以上的效能，而且8核以上的效能提升并不明显。加快vivado仿真.

原创 xilinx Artix-7 FPGA GTP 仿真结果太慢不正确的问题解决办法

GTP生成的IP examplse Design做仿真时会发现RX根本解不出数据，然后各级检查，发现rxrestdone和rxreset是不正确的，也没有发现异常，会不会是仿真时间不够，好吧，睡个午觉起来再看，居然有了，要是仿真这么慢，那还搞个毛线！GOOGLE大法好，XILINX的问题网上资料多，但最靠谱的还是XLINX官方论坛或提AR，唯一操蛋的就是官方中文论坛那个回复效率真的是西方式的慢 得一逼！果不其然是有办法解决这个仿真慢的问题的。点进XILINX员工给出的链接，https://.

原创 详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

首发自https://hifpga.com/%E9%97%AE%E9%A2%98/37599为什么要推出8b/10b编码？8b/10b最常见的是应用于光纤通讯和LVDS信号的。由于光模块光模块只能发送亮或者不亮，也就是0或者1这两种状态这种单极性码，那么这会存在一个问题，如果传输中出现较长的连0或者连1（例如111111100000000），那么接收端将没有办法正确的采样识别信号，另外还会由于单极性码含有直流分量，这种直流成分会随数据中1和0的随机变化也呈现随机性，这会引起接收端的基线漂..

原创 lattice FPGA 官网MIPI参考设计diamond编译报NGO不能展开，怎么解决？

首发于https://hifpga.com/问题/37046请问有谁遇到这个报错的问题吗？这是在官网找的一个参考设计，我下载下来跑一下报错。里面的ngo文件路径设置检查没什么问题这种问题大部分情况下都是NGO路径设置不对，详见lattice Diamond 报错 logical block is unexpandedLATTICE FPGA 软件DIAMOND编译mipi ...

原创 lattice FPGA怎么设置顶层文件?

首发于https://hifpga.com/问题/37050向博主本人提问FPGA相关问题set top…. 那个不能点是什么原因？你先输入个，顶层模块名你先编一下再看有没有选的他会自动找顶层，有多余的v要手工设一下通常这两个地方都可以设置方法1第一步 第二步方法2 第一步 第二步同上。 ...

原创 请问lattice-fpga软年diamond怎么把自己写的code封装成类似ip的文件

向博主本人提问FPGA相关问题【转载】lattice 黑盒子的生成和使用（Creating Your Own Black Box Modules）很多客户，特别是外包项目，需要做黑盒子，防止他人看到源码，那么这就需要对相关的源码打包加封了。diamond help 说的也是模糊模糊的，这次给出实际验证过的流程。1.先将要加封的模块间一个工程，建好工程，写好代码之后，模块名字叫...

原创 LATTICE DDR3 IP为什么无法成功创建？请问怎么解决？

向博主本人提问FPGA相关问题大家好，请教个问题，我在Lattice IP Server中下载并安装了DDR3的IP (3.1版本)，然后FPGA型号选择LEF5UM系列，通过Clarity Designer可以正常创建DDR3的控制IP，但是同样的操作，当我的FPGA型号选择为LEF5U系列的时候，却无法创建IP，请问这是为什么呢？LATTICE DDR3 IP的3.1版...

原创 怎样在diamond中手动安装lattice fpga的本地离线IP包?

完整版请点击https://hifpga.com/问题/172向博主本人提问FPGA相关问题以前我都是在DIAMOND里面线安装IP的，今天下载到一个网友分享的他们官网没有的IP给我是一个压缩包，请问怎么手动安装这个IP包？如下图，LATTICE的IP的默认安装路径为C盘，与下面两个文件夹相关， 其中的LatticeCore目录是IP的安装目录， 将你...

原创 FPGA学习精品资料汇总帖

完整版请点击https://hifpga.com/问题/36921更多精彩资料，向博主本人提问FPGA相关问题LATTICE FPGA CPLD【2019-04-14】．．．．LATTICE CPLD开发流程之原理图输入.pdfLATTICE ECP3的DDR3 管脚自动分配及自动检查工具 DDR3_Pinout_Utility.rarLATTICE diamond1 1 .1基础...

原创 MCU模拟JTAG接口对LATTICE CPLD FPGA 进行在线编程加载

完整版请点击　https://hifpga.com/问题/719索取源码，向博主本人提问FPGA相关问题作者：Rock.Ding（莱迪思半导体公司）关键字：MCU, JTAG, 在线编程, CPLD。前言CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成...

原创 有谁弄过MCU通过SSPI方式配置 LATTICE XO3 XO2 CPLD的？

向博主本人提问FPGA相关问题完整版请点击https://hifpga.com/问题/56最近项目需要，需要通过MCU动态配置LATTICE的XO3 CPLD。主端是的ALTERA的CYCLONE V，跑了NIOS。有人搞过类似的东西没？又见伸手党，不过我也做回好心人吧。．．．完整版请点击https://hifpga.com/问题/56...

原创 LATTCE ECP3 FPGA serdes调试出错，数据乱码怎么解决？

完整版请点击https://hifpga.com/问题/36956向博主本人提问FPGA相关问题大家好。我们在跑两片 FPGA 之间使用Serdes通信的时候，发现 RX 出现错误。TX 端发送的数据是从0一直累加1，但是接收端RX收到的数据是杂乱无章，没有规律的，同时有一堆的 Error 状态出现。硬件同事测量眼图说信号质量是符合要求的（见下图）。我这个工程很简单，就是将I...

原创 Lattice ecp5 SerDes接收异常怎么解决？

完整版请点击https://hifpga.com/问题/36654向博主本人提问FPGA相关问题目前有个项目需要Lattice ecp5 （型号：LFE5UM-25-6MG285C）与 Xilinx k7之间通过两路SerDes进行通信，从ecp5发送到k7端是两路1.485G的SerDes信号，从k7端发送至ecp5端是一路SerDes信号（速率为0.7425G和1.485G都...

原创 Lattice FPGA在diamond的IPexpress中，在频率模式下配置PLL时，IPexpress工具是否可以使用小数N值？

完整版请点击　https://hifpga.com/问题/1093向博主本人提问FPGA相关问题Lattice FPGA在diamond的IPexpress中，在频率模式下配置PLL时，IPexpress工具是否可以使用小数N值？Ipexpress中的小数N值仅支持分频器模式，用于产生小数输出频率，但在频率模式下不支持。...

原创 LATTICE的FPGA开发软件diamond的安装及LICENSE授权教程

免破解永久有效IP超全LICENSE，向博主本人提问FPGA相关问题完整版请点击https://hifpga.com/问题/6911.下载及安装DIAMOND软件 diamond 3.10版下载地址（最新，只有64位） diamond 3.9版下载地址 安装免费license（推荐） 破解安装license 1.下载虚拟网卡 2. 虚拟网卡安装及设置： 32...

转载 LATTICE FPGA MICO32 uCOS开发流程

向博主本人提问FPGA相关问题转载自：lattice-fpga-mico32-ucos开发流程作者：[email protected]—仅限于代码直接通过JTAG调试口下载到DDR 中运行开发流程简介新建ISPLEVER工程 建立MICO32硬件平台 执行ispLEVER工程设计步 建立C工程，执行uCOS开 Debug/Run u...

原创 如何在Lattice CPLD XO2系列器件中执行TransFR（透明传输）操作？

向博主本人提问FPGA相关问题转载自：如何在lattice-cpld-xo2系列器件中执行transfr透明传输操作如何在Lattice CPLD XO2系列器件中执行TransFR（透明传输）操作？当前较新的Diamond版本都支持TransFR操作。 为了成功地执行TransFR操作，必须在iamond spreadsheet中启用Enable_TransFR...

原创 对于Lattice FPGA/CPLD XO2编程，“Flash erase, program, verify, secure”和“Flash erase, program, verify, secu

向博主本人提问FPGA相关问题对于XO2编程，“Flash erase, program, verify, secure”和“Flash erase, program, verify, secure plus”有什么区别？二者区别如下： “FLASH Erase, Program, Verify, Secure”按以下步骤工作。 擦除FLASH 编程FL...

原创 Lattice diamond 编译XO3的MIPI工程时报错" Cannot place PIO ... because the types of their IOLOGICs are incomp

向博主本人提问FPGA相关问题请问这个错误怎么解决？我想把MIPI RX模块的D2放到E6引脚上，却始终报错：ERROR - Cannot place PIO comp “D2” on the proposed PIO site “PL5A / E6” because the types of their IOLOGICs are incompatible: the as...

原创 在Lattice CrossLink 器件中使用嵌入式逻辑分析仪Reveal方法

向博主本人提问FPGA相关问题转载自：https://hifpga.com/%E9%97%AE%E9%A2%98/1108原文： 《Reveal in Crosslink》作者： Srikanth Chekoti大纲Reveal概述 Crosslink中的Reveal 怎样在Crosslink中使用Reveal 测试DEMOReveal什么是Reveal?FP...

原创 使用LATTICE的XO3器件进行调试时，reveal报错“Falied to link signal”怎么解决？

向博主本人提问FPGA相关问题具体错误信息如下：Failed to link segnal ‘…’: trace promoted but not in database ‘…’Core Linker Failed.Done: error code 1原因是你改了代码，reveal里面引用的这个信号没有了，所以你需要先在File List的Debug Fil...