Sep_Young-CSDN博客

原创范数的理解和应用

范数的理解和应用

2018-04-10 11:38:19 4135

原创如何理解压缩感知

1、传统压缩VS压缩感知 ● 传统的视音频数据压缩理论，为了不失真的还原原始信号，都是根据奈奎斯特信号处理理论，采样频率不低于信号最高带宽的两倍，然后再根据采样数据本身的特性，通过压缩算法发掘并剔除冗余数据，从而达到数据压缩的目的。　　传统的信号采样压缩过程可如下图表示：●相比传统的视音频数据压缩理论，压缩感知的进步之处在于实现采样的同时完成压缩，从而省去了采集全部数据再去冗余

2018-04-10 10:30:51 1397

原创压缩感知初步认识

压缩感知的概念： compressed sensing又称为compressing sampling，简称CS；压缩感知就是针对信号采样的技术，它主要通过一些手段，实现“压缩的采样”，准确的说是：在采样过程中完成了数据压缩的过程。传统采样的不足：传统的信号处理基础是傅里叶变换，主要的手段是频谱分析，重要原则是奈奎斯特采样定理；但是在实际应用中，想要从离散信号中无失真的恢复信号，需

2017-11-26 15:24:13 933

原创 FPGA实验6：计数器、ROM和DDS

设计直接数字频率合成（DDS）要求： –用计数器生成地址、读取ROM数据 –理解二进制补码和无符号数 –修改计数增量值，观察波形变化，思考输出频率和计数器增量值的关系。原参考设计： 1、例化的子模块代码// 带计数增量输入的计数器 //module cnt_incr( CLK , // clock INCR , // counter increase v

2017-11-23 20:24:16 1348

原创 FPGA实验5：多周期移位寄存器

设计时间基准电路和带使能的多周期移位寄存器，要求电路工作在50MHz,在每个时间基准信号有效的时钟周期, –把一个拨码开关的状态值移位输入到寄存器的最低位 –顺序移动移位寄存器的值 –寄存器的每个比特送至一个LED灯上显示 –SW0仍然是移位寄存器组的输入 –使用SW1开关，控制移位寄存的方向1、例化的子模块代码// 串入并出移位寄存器 module shift_reg_SI

2017-11-22 20:41:59 1305

原创 FPGA实验4：时间基准电路和带使能的多周期计数器

说明：实验一：设计时间基准电路和带使能的多周期计数器，要求后级计数器的计数范围改为0-15，再将计数器的0-15计数值经过译码，在DE0 的 HEX LED上显示成0-9-A-F的十六进制数1、例化的子模块代码// 时间基准计数器 module cnt_sync( CLK , // clock CNTVAL, // counter value OV ); /

2017-11-19 23:08:02 548

原创 FPGA实验3：计数器、波形仿真、SignalTap

FPGA计数器、波形仿真、SignalTap实验一：设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽。1、例化的子模块代码module cnt_0to17( CLK , // clock CNTVAL, // counter value OV ); // overflowinput CLK;output [4:0

2017-11-19 22:25:10 1217

原创 FPGA实验1-2：电路开发入门（DE0开发板）

FPGA 实验项目创建、编译和下载实验一：用1个拨码开关控制所有的LED灯亮灭DE0手册中的管脚对应原理图RTL视图 &结果显示 FPGA 实验译码器组合逻辑实验一：2个2-4译码器模块，分别控制对应组的LED设计要求：放置2个2-4译码器模块，则总共2组SW，2组LED每组2个SW分别控制其对应的4个LED组。例化的子模块代码module decoder2_4(out,in);

2017-11-08 15:00:14 3061

原创 Verilog RTL 代码设计——译码器&计数器

实验1：设计4-16译码器方法一：行为描述方式——使用CASE语句1.代码module decoder4_16A(out,in); output[15:0] out; input[3:0] in; reg[15:0] out;//out为16位寄存器 always @(in) //循环输入 begin case(in)

2017-10-27 20:26:21 3831 1

原创 FPGA电路逻辑的原理图方式设计与验证

实验1：拼接 4-16译码器3-8译码器管脚及真值表设计要求：利用两片3-8译码器拼接成4-16译码器原理图注：当输入D=0时，第一片3-8译码器工作，第二片禁止；当D=1时，第一片3-8译码器禁止，第二片工作。仿真波形注：通过波形可看出输出信号的毛刺，说明存在组合逻辑的竞争与冒险。实验2A ：设计M=12的计数器161计数器管脚及真值表设计要求：利用161计数器芯片，设

2017-10-20 15:03:38 2730

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