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RSS订阅原创 verilog实现串并转换以及Modelsim仿真
本文是参考https://blog.csdn.net/vivid117/article/details/102021707这篇文章后结合自己的理解后修改的。1.串并转换模块可以用两种方式来实现串并转换，一种是移位寄存器，另一种是计数器，这里只用移位寄存器，计数器的可以参考上面的博客用verilog语言描述为:data<={data[6:0],data_in}data为8位输出寄存器，移位拼接符内的变量位置不同那么移位方向不同。本次实现串并转换与上面提到的博客中略有不同，增加了一个输
2020-06-24 16:31:22
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原创 卡尔曼滤波的个人理解
个人理解的算法核心思想：用当前时刻的“测量值”和上一时刻的“预测量”和“误差”（噪声）计算得到当前时刻的“最优值”并用其预测下一时刻的“最优值”其中的“误差”包含了“预测误差”和“测量误差”，这两个误差是独立存在不受测量数据的影响。在这里，上一时刻我们假设是k-1时刻，当前时刻是k时刻，以上可以翻译为我们已经知道了:k-1时刻的卡尔曼估计值（最优估计）并可以用它来预测：k时刻的状态,这是k时刻的状态预测值。同时我们通过仪器测量了：k时刻的状态量，
2020-06-23 12:12:15
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原创 低压差线性稳压器LDO
LDO低压差线性稳压器相对于传统的线性稳压器来说的，传统的线性稳压器，例如78XX系列的芯片要求输入电压要比输出电压高2-3V以上，否则不能正常工作，但是在一些5V-3.3V的电路里，压差只有1.7V，显然传统的稳压器并不能满足。针对这种情况才有了LDO类的电源转换芯片。 ...
2020-06-23 11:04:54
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转载 verilog中 `define 的使用
原文链接：https://www.cnblogs.com/yjw951012/archive/2019/03/25/10595533.html背景： 在最近实战开发中发现：对外部芯片进行初始化时，往往需要定义大量参数。 若直接在module中通过localparam或者parameter进行参数定义的话，会带来两个问题： 1.代码长度增加，不够美观； 2.不利于参数和代码修改； 为了解决这两个问题，我想到了在之前在《verilog数字系统设计教程》（夏闻宇）看到过的
2020-06-05 16:49:12
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原创 verilog中沿提取电路意义和实现
[学习这篇文章后记录的]https://blog.csdn.net/CrazyUncle/article/details/89218078沿提取电路就是检测输入信号的上升沿和下降沿。实现方法： 在always块的敏感信号列表中可以使用posedge和negedge来检测上升沿和下降沿，但是在always块内部就无法使用posedge和negedge了（因为这两个只能用在always敏感信号列...
2019-12-22 16:04:09
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原创 Verilog中parameter和localparam的区别及用法
parameter声明全局常量，可用在整个工程中localparam仅在当前module中有效parameter用法：1.用在顶层模块中，作为实例化底层模块的接口2.在底层模块中可以将parameter参数置于module声明之前，语法如下module test#( parameter TESTPARAM1 = 0, parameter TESTPARAM2 = 1)( ...
2019-12-21 21:27:10
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转载 关于Mysql的一些使用方法以及如何彻底删除Mysql
以下内容转载自http://how2j.cn/k/mysql/mysql-uninstall/1322.html创建数据库1.选中SQL编辑器2.敲入sql语句：create database how2java;3.F9执行。使用数据库how2java1. 重新登陆2. 属性3. 选择数据库4. 选择how2java创建表表包含表名na...
2019-04-21 11:33:30
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空空如也
空空如也
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