HengZo-CSDN博客

原创波束形成的一点思考

1）波束形成，就是空域滤波。N个阵元，在某一时刻使用FPGA同时采样，得到同一时刻的各个通道的一个采样，就如同拍照一样，同一时刻的各个通道数据得到。波束形成，则是空域滤波，与时域滤波相比较，是时间域序列，进行滤波，滤波系数h(n)，采样序列不断输入与滤波系数卷积计算，得到响应输出；而波束形成，则是针对某一时刻，不同阵元，通过一个空域滤波系数，得到多少个波束输出；空域滤波系数，一

2017-06-16 21:15:45 7394

原创 FPGA定点数截断实现

rounding/truncation fixed-pointit depends on the type of data in the 32 bit number.. if all bits contain data truncate the 16 LSBs .. if say some of MSBs are repeated sign bits truncate them e

2017-04-20 00:40:00 2583

原创 STM32F407 pritnf 重定向代码

printf重定向，是指之前指定给USART1输出的，移植过后，需要重定向给USART2代码问题：仿照原子的探索者STM32F407板子USART1代码写的USART2代码，但是不能正常通信，可以正常接收数据，但是无法发送数据； USART2中断可以进入，接收数据正常，但是无法使用printf发送数据，可以使用USART_SendData发送数据。

2017-03-30 00:49:15 2310

原创 Serial Chart软件使用说明

用单片机调试时，有没有想过要一款软件把串口数据的波形给打印出来，调试传感器，PID参数等等等等，这款软件绝对值得拥有，Serial Chart就是这样的软件，可以从串口读取数据，然后，画出波形图，很实用。但是配置并不是图形界面式的方法，而是写配置文件，按照格式模板写即可：左上框显示接收数据，右上框显示自己写入的配置文件，下面显示的是接收到的波形图。这里数据波形图只接收了一组数据，画出来

2017-03-26 23:49:14 9431 2

转载以太网PHY 芯片之 MII/MDIO接口详解

本文主要分析MII/RMII/SMII，以及GMII/RGMII/SGMII接口的信号定义，及相关知识，同时本文也对RJ-45接口进行了总结，分析了在10/100模式下和1000M模式下的设计方法。

2017-01-07 15:50:16 4814

原创超声相控相关的一点链接

1）Ultrasound Phased Array http://www.ndt.net/article/v07n05/rdtech/rdtech.htm2）ultrasonic Inspection technique using multi-element probes http://www.ndt.net/article/wcndt00/papers/idn009/idn0

2016-11-26 19:17:56 761

原创 FPGA超声相控延时算法和相位延时技术

对各阵元的发射相位延时进行精确控制是形成超声相控阵发射波束的关键环节，在相控发射中，需要精确控制相位延时，从而实现动态聚焦、偏转、声束形成等各种相控效果。相控延时算法论文引用：王伟，超声相控阵可控强度发射系统相关技术的研究以上详细介绍了相控发射和相控接收的原理并对阵列换能器的辐射声场理论以及相控

2016-11-26 15:44:02 2573 1

原创一种高精度复数求模近似算法的设计及实现

为快速高精度的完成信号处理过程中近似复数求模运算,本文提出了一种高精度复数求模近似算法的设计和FPGA实现方法,其结合了三种具有不同误差特性的近似求模算法,并采用了简单的加法和移位操作,实现了0.878%的相对误差,精度是同类型其他近似算法的1.57-3.4倍。

2016-11-16 22:48:26 3584

原创锁存器与寄存器的区别

首先应该明确锁存器和触发器也是由与非门之类的东西构成。尤其是锁存器，虽说数字电路定义含有锁存器或触发器的电路叫时序电路，但锁存器有很多组合电路的特性。组合电路就是一个真值表，一个函数，一组输入对应一组输出，当前什么输入就根据函数得到什么输出，实时跟踪变化，这样也就容易有冒险、竞争之类的问题产生毛刺。锁存器：电平敏感always @ (enable)??if (ena

2016-11-14 21:22:31 24621 4

原创 MATLAB产生了一组有符号型数据，传给FPGA进行处理

%% 产生了一组有符号型数据，传给FPGA进行处理，%% FPGA的IP核处理有符号数时就是以补码形式进行处理的clear all;close all;clc;fs = 50e6;f0 = 200e3;W = 16; %数据位宽16位N = 1024;t = [0:N-1]/fs;yr = cos(2*pi*f0*t);yi = sin(2*pi*f0*t);% y

2016-11-13 23:42:28 1804

原创 verilog读取文件的预处理问题

verilog modelsim仿真中，使用fscanf仿真，读取数据文件，方式如下：fid_r = $fopen("_bench/real_input.txt","r");fid_i = $fopen("_bench/imag_input.txt","r");for (ii = 0;ii $fscanf(fid_r,"%d",real_i);

2016-11-10 00:08:25 1871

原创 Verilog参数化与连接操作符{}

`define ND 16parameter N = 16localparam NX = N-1; //内部参数使用localparam 定义对一个16位的寄存器，对其进行初始化，现在有以下三种表达方式，1 IMAX 2 IMAX ERROR:unexpected token: 'N'3 IMAX 4 IMAX 编译结果：E

2016-11-09 21:47:57 6097

转载无符号数与有符合数的加法

无符号数与有符合数的加法http://www.cnblogs.com/qiweiwang/archive/2011/03/15/1985040.html

2016-10-29 23:14:36 621

转载序列检测器

引用：http://www.cnblogs.com/qiweiwang/archive/2011/04/18/2019952.html http://www.cnblogs.com/SYoong/p/5953339.html http://www.cnblogs.com/qiweiwang/archive/2011/09/12/2173992.htm

2016-10-29 21:47:41 1280

转载如何處理signed integer的加法運算與overflow? (SOC) (Verilog)

转载：真 OO无双http://www.cnblogs.com/oomusou/archive/2009/10/31/verilog_signed_overflow.htmAbstract若要將原本用軟體實現的演算法用硬體電路實現，馬上會遇到2個很基本的問題：一個是如何處理負數?另一個是如何處理overflow?雖然很基本，但一旦有問題卻很難debug。Intr

2016-10-26 21:39:49 2254

转载如何计算一个有符号数的补码表示？

转载：http://blog.csdn.net/jbb0523/article/details/6668237按照【谭浩强.C程序设计(第三版).北京：清华大学出版社，2005】的第40页至第41页所述，求一个负数的补码的方法如下：【例】求-10的补码的方法如下：1）取-10的绝对值10；2）10的绝对值的二进制形式为1010；3）对1010取反

2016-10-25 21:05:28 2635

原创 Verilog使用有符号数

在Verilog中使用二进制补码数据，对负数求绝对值，也就是负数取反，正数不变。已知负数A，则|A|=~A+1，或者|A|=-A，两种是等效的，但是FPGA编译出来资源一样？等待试试。但是，但是，有符号数的负最大值，取反后，还是原数，如x[3:0] 是1000=-8，取反加1后后，还是1000，则需要进行符号位扩展，在高位扩展一位符号位，然后取反加1，才是绝对值。求绝对

2016-10-25 00:02:23 7755

原创 FPGA使用有符号数signed

在FPGA中使用有符号数，进行有符号数的相关运算。Verilog代码：

2016-10-24 00:20:33 3196 1

原创 Verilog求相反数

条件：数据data为signed 目的操作：将数据取相反数。即8变-8，-7变7。误区：仅仅是“取反加1” 误区操作的后果: 若data=1000，表示为-8，取反加一后仍为1000，仍为-8module minusdata; reg clk; reg [3:0]cnt; wire [3:0]minuscnt; wire [3:0]notad

2016-10-23 23:57:03 14292 5

原创 Virtex-5 FPGA Embedded Tri-Mode Ethernet MAC Wrapper v1.8分析

Virtex-5 FPGA Embedded Tri-Mode Ethernet MAC v1.8，实现FPGA光纤通信程序设计。

2016-07-28 10:34:59 6480 3

原创 Cannot find `include file "timescale.v" in directories

Cannot find `include file "timescale.v" in directories

2016-07-23 23:03:33 4829

原创关于存储器重映射

关于存储器重映射，为什么要有重映射?什么时候用得到重映射？一开始向量表到底是在boot block里还是在0x00000000处啊？答：CPU 一启动，总是要从0地址处取指令来执行。那么，假设我想让CPU一启动就从地址a处执行指令，怎么办？记住，无论如何，一启动，CPU 都是从0地址处执行指令的。那么，有办法了：令这个地址a处的存储器，地

2016-06-01 20:24:32 1031

原创 C语言使用函数指针跳转到程序固定地址(0x8000)执行程序的方法

C语言使用函数指针跳转到程序固定地址(0x8000)执行程序的方法

2016-05-24 20:35:14 4946

原创 CCS5.4常见编译错误与解决方案

1.使用CCS5.4 编译TI的28335,产生如下警告：warning: entry-point symbol other than "_c_int00" specified: "code_start"一种解决方法，不用管它，因为C入口地址最终是由用户的CMD文件覆盖的，警告不影响使用。二是，在编译选项里面link标签页，把Code Entry Point(-e)编辑框

2015-12-24 20:53:45 13143 1

原创脉冲编码调制基本知识概念

1:波形声音波形声音时最常用的Windows多媒体特性。波形声音设备可以通过麦克风捕捉声音，并将其转化为数值，然后把它们储存到内存或者磁盘上的波形文件中，波形文件的扩展名为：.wav。这样声音就可以播放了。2：声音和波形任意周期的波形（即一个循环波形）可以分解为多个正弦波，这些正弦波的频率是整数倍。这就是所谓的Fourier级数。周期的频率是基础。级数中其他正弦波的频率是基础频

2015-12-17 22:24:34 6999

原创 DSP上浮点数据定点化处理 Q格式(Q15)

许多DSP都是定点DSP，处理定点数据会相当快，但是处理浮点数据就会非常慢。可以利用Q格式进行浮点数据到定点的转化，节约CPU时间。实际应用中，浮点运算大都时候都是既有整数部分，也有小数部分的。所以要选择一个适当的定标格式才能更好的处理运算。　　Q格式表示为：Qm.n，表示数据用m比特表示整数部分，n比特表示小数部分，共需要m+n+1位来表示这个数据，多余的一位用作符合位。假设小数点在n位

2015-12-10 22:07:30 13255 5

原创 FFT的详细解释

FFT是离散傅立叶变换的快速算法，可以将一个信号变换到频域。有些信号在时域上是很难看出什么特征的，但是如果变换到频域之后，就很容易看出特征了。这就是很多信号分析采用FFT变换的原因。另外，FFT可以将一个信号的频谱提取出来，这在频谱分析方面也是经常用的。虽然很多人都知道FFT是什么，可以用来做什么，怎么去做，但是却不知道FFT之后的结果是什意思、如何决定要使用多少点来做FFT。

2015-12-04 23:07:42 1107

原创 Xilinx FIFO IP核仿真没有数据输出和空满信号错误的解决

Xilinx FIFO IP核仿真没有数据输出和空满信号错误的解决工程：使用生成的IP核，调用Modelsim仿真，但是问题出现了，仿真没有数据输出和空满信号错误的解决，输出为高阻态'Z'。如下图：如图，空empty、满full、dout数据不变化。原因：ISE自动生成了.do文件仿真，本放着生成的.do代码如下：问题出现在24行。编译了F

2015-11-23 19:01:08 7867

转载 ISE使用IP核生成的SRAM，读写需要时钟的原因

原文地址：http://bbs.ednchina.com/BLOG_ARTICLE_3021049.HTM 在工程中，FIFO 是一个经常用到的模块，进行不同时钟域数据的转换。在用FPGA时，FIFO直接调用IP核，简单、实用。昨天晚上，在网上看到百度一个笔试题，用 SRAM 写一个 FIFO ，于是想到这样一个问题，FIFO的结构式什么样的？不用IP 核，自己

2015-11-20 22:19:22 4300

原创 Ethernet IP Core介绍

The Ethernet IP Core is a 10/100 Media Access Controller (MAC). It consists of a synthesizable Verilog RTL core that provides all features necessary to implement the Layer 2 protocol of the Ethernet

2015-11-17 21:25:18 1773

原创 Verilog 之随机波形产生-可综合

// Poisson process generator. // Generate Poisson process with desired inversed rate (number of clocks per hit).// The rate is defined by parameter LN2_PERIOD. For example, the LN2_PERIOD=4 will g

2015-11-08 22:20:44 5883

原创 Verilog 之 LFSR伪随机数

产生伪随机数的方法最常见的是利用一种线性反馈移位寄存器(LFSR)。它是由n个D触发器和若干个异或门组成的，如图：其中，gn为反馈系数，取值只能为0或1，取为0时表明不存在该反馈之路，取为1时表明存在该反馈之路；n个D触发器最多可以提供2^n-1个状态(不包括全0的状态)，为了保证这些状态没有重复，gn的选择必须满足一定的条件。下面以n=3，g0=1，g1=1,g2=0,g3=1为例，

2015-11-06 23:20:25 29893

原创 Verilog之function使用说明

1.function的定义function [range] function_name; input_declaration other_declarations procedural_statement endfunction(1)函数通过关键词 function 和 endfunction 定义；(2)不允许输出端口声明（包括输出和双向端口）；但可

2015-11-06 22:41:03 6576

原创 Verilog接收PWM信号并计算占空比

程序描述：// Description//---------------------------------------------------------------------------// This module reads the pulse width of a repetitive variable duty cycle// digital input. Pulse Wi

2015-11-06 16:28:30 8024 1

翻译 Verilog同步FIFO

关键：本文简单说明了FIFO的实现方式，同步FIFO，判断full或者empty方法使用FIFO内容计数器，设置一个变量fifo_cnt记录存储器中数据个数： //判断空满assign buf_empty = (fifo_cnt == 0); //buf_empty若是reg类型则错，不能使用assign持续赋值assign buf_full = (fifo_cnt

2015-11-06 15:32:55 19136 16

原创 Verilog中task使用

使用Verilog-2001语法，格式更简洁：Verilog 1995：Using the Task Function, Combine Port List, Type Information, and TaskBy combining the port list and type information, the above features are applicable tofun

2015-11-06 15:22:59 7896

转载 Verilog三段式状态机描述

Verilog三段式状态机描述（转载）时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用VerilogHDL语言编码，建议分为三个always段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态

2015-11-06 15:20:19 2440

TEMAC Verilog调试记录

Xilinx_Answer_43330.pdf

Aerodynamics

空空如也