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RSS订阅原创 补码概念、补码公式以及MATLAB求补码方法
求负数补码公式（x为负数二进制数，N为位宽） (1)或者 X补码 = 2^N + X (2) （X为十进制数，得到十进制X补码，再将其转换为二进制形式） 补码 = 2的N次方 - （负数绝对值的二进制表示）补码 + 负数绝对值的二进制表示 = 2的N次方对于位宽为N的正数x，我们要求−x的补码就是求正数的原码，所以我们得到在MATLAB里...
2018-08-31 16:21:19
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转载 FPGA开发基本流程
转自：https://www.cnblogs.com/synow/p/5498654.htmlFPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。典型FPGA的开发流程一般如图1所示，包括功能定义/器件选型、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。 ...
2018-08-02 16:22:04
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原创 FPGA静态时序分析
转自：https://blog.csdn.net/bbs_vip/article/details/46627673任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常...
2018-07-26 13:22:17
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转载 数字系统中的亚稳态及其解决办法
本文转自https://www.cnblogs.com/xiaoxie2014/p/4149565.html 1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段...
2018-07-11 15:04:46
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转载 Xilinx-7系列FPGA架构—— CLB
xilinx7系列FPGA主要包括：Spartan®-7/Artix®-7/Kintex®-7/Virtex®-7。其性能/密度/价格也随着系列的不同而提升。其中以Virtex-7有着极高的系统性能和资源。本篇主要介绍其组成的基本单元configurable logic blocks（CLBs）。通常来说，我们不需要关心或参与逻辑综合过程CLBs资源的分配。但是如果遇到了性能/时序...
2018-07-09 13:04:58
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转载 RTL行为级仿真、综合后门级功能仿真和时序仿真
数字电路设计中一般有源代码输入、综合、实现等三个比较大的阶段，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计。... 一、RTL行为级仿真 在大部分设计中执行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来检查代码中的语法错...
2018-07-08 13:41:40
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转载 电平触发和边沿触发的区别
电平触发是在高或低电平保持的时间内触发，而边沿触发是由高到低或由低到高这一瞬间触发 在数字电平变化的电压上升沿或下降沿到一定阀值时就产生触发，是谓边沿触发。当电压达到数字电平的高或低电压一段时间后（一般是最小脉冲宽度的三分之一），才产生触发是电平触发。 边沿触发一般时间短，边沿触发一般时间都是us级的，响应要快的，而电平触发只须是高和低就可以了，没时间要求，比如10...
2018-07-08 12:04:06
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转载 flipflop和latch以及register的区别
触发器：flipflop锁存器：latch寄存器：register 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时输出才会随着数据输入发生变化。 触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。 寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就...
2018-07-08 11:39:17
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转载 Tsu,Tco,Th,Tpd的概念
转自：https://blog.csdn.net/gtkknd/article/details/53064530tsu : setup time, 定义输入数据讯号在 clock edge 多久前就需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要比 CLK 提前 tsu 时间以前就要准备好,此 flip-flop 就能于某...
2018-07-08 10:32:07
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转载 DDR3原理剖析（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）
转自：https://blog.csdn.net/njuitjf/article/details/18360741首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。这部分的讲述运用DDR3的简化时序图。 DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们...
2018-06-23 11:45:55
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转载 DDR3容量的计算
DDR3 地址线 DDR3为减少地址线，把地址线分为行地址线和列地址线，在硬件上是同一组地址线；地址线和列地址线是分时复用的，即地址要分两次送出，先送出行地址，再送出列地址。 一般来说列地址线是10位，及A0...A9；行地址线数量根据内存大小，BANK数目，数据线位宽等决定(感觉也应该是行地址决定其他) ;BANK bank是存储库的意思，也就是说，一块内存内...
2018-06-23 11:07:04
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原创 Vivado2016 中调用 UltraEdit 方法
想利用UltraEdit编辑代码，自己摸索了一段时间，终于找到方法（如图）：首先安装好UltraEdit；1 点击vivado菜单栏中tool选项，选择options;2 左边选择Text Editor;3 在Curgent Editor栏中选Custom Editor;4 点击后边 “…”按钮；5 在⑤处，按照Editor中的格式，粘贴UltraEdit的安装路径，并删除 ”-[line num...
2018-06-01 15:05:49
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转载 按位取反的概念和计算方法
读本文前请首先搞懂 “反码”，“取反”，“按位取反（~）”，这3个概念是不一样的。取反：0变1,1变0反码：正数的反码是其本身，对于负数其符号位不变其它各位取反(0变1,1变0)按位取反(~)： 这将是下面要讨论的。“~”运算符在c、c++、java、c#中都有，之前一直没有遇到这个运算符。要弄懂这个运算符的计算方法，首先必须明白二进制数在内存中的存放形式，二进制数在内存中是以补码的形式存放的。...
2018-05-02 23:22:15
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转载 Vivado 双口RAM 的调用和实现
1.双口RAM概述双口RAM（dual port RAM）在异构系统中应用广泛，通过双口RAM，不同硬件架构的芯片可以实现数据的交互，从而实现通信。例如，一般情况下，ARM与DSP之间的通信，可以利用双口RAM实现，ARM通过EBI总线连接到双口RAM的A口，DSP通过EMIF总线（也可以是uPP总线，取决于速度需求）连接到双口RAM的B口，两者对同一块存储区域进行操作，即可实现两者的数据交互。但...
2018-05-01 17:37:30
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转载 FPGA学习网站推荐（二）
1 FPGA官网===========================毫无疑问，FPGA的两大主力厂商的主页不容错过，所有资料都原滋原味，http://www.altera.com.cn/http://www.xilinx.com/，这个也可以由中文的，http://china.xilinx.com/比如，altera的Recommended HDL Coding Styles可在官网下http:...
2018-04-28 12:34:19
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转载 FPGA学习网站推荐（一）
1. OPENCORES.ORG这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。 http://www.opencores.org/polls.cgi/list OpenCores is a loose ...
2018-04-28 12:31:09
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转载 FPGA中block ram和distributed ram的区别
在Spartan-3系列FPGA中使用LUT构建分布式RAM http://xilinx.eetrend.com/tag/846?quicktabs_1=0利用块RAM实现数据延迟的一些问题 http://bbs.eetop.cn/thread-431323-1-1.html分布式RAM是如何产生的及其与Block RAM的区别- 问 -分布式和Block RAM的区别- 答 -CLB单元生成的d...
2018-04-11 10:07:55
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转载 理解FPGA中的RAM、ROM和CAM；ROM、RAM、DRAM、SRAM、FLASH
目前大多数FPGA都有内嵌的块RAM(Block RAM)，可以将其灵活地配置成单端口RAM(DPRAM，Single Port RAM)、双端口RAM(DPRAM，Double Ports RAM)、伪双端口RAM(Pseudo DPRAM)、CAM(Content Addressable Memory)、FIFO等常用存储结构。FPGA中其实并没有专用的ROM硬件资源，实现ROM的思路是对RA...
2018-04-11 09:49:16
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转载 视频信号传输标准 BT656
凡是做模拟信号采集的，很少不涉及BT.656标准的，因为常见的模拟视频信号采集芯片都支持输出BT.656的数字信号，那么，BT.656到底是何种格式呢？ 本文将主要介绍 标准的 8bit BT656（4:2:2）YCbCr SDTV（标清） 数字视频信号格式，主要针对刚刚入门模拟视频采集的初学者入门之用。1. 帧的概念（Frame）一个视频序列是由N个帧组成的，采集图像的时候一般有2种扫...
2018-04-09 17:29:20
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转载 vivado与modelsim的联合仿真
vivado软件中也自带仿真工具，但用了几天之后感觉仿真速度有点慢，至少比modelsim慢挺多的。而modelsim是我比较熟悉的一款仿真软件，固然选它作为设计功能的验证。为了将vivado和modelsim关联，需要进行一些设置，下面一一介绍。一、在vivado中设置modelsim（即第三方仿真工具）的安装路径。在vivado菜单中选择“Tools”——>“Options...”，选择...
2018-04-06 23:52:33
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转载 verilog 过程性赋值 连续赋值 连续过程性赋值
连续赋值：1）语法上，有关键词“assign”来标识；2）左侧被赋值的数据类型必须是线网型数据（wire）；3）连续赋值语句不能出现在过程快中（initial/always）；4）连续赋值语句主要用来对组合逻辑进行建模以及线网数据间进行描述；5）连续赋值语句产生作用后，赋值表达式中信号的任何变化都将立即被反映到赋值线网型数据的取值上；过程赋值：1）语法上，没有关键词“assign”；2）左侧被赋值...
2018-03-28 11:02:41
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转载 按位与、或、异或等运算方法
按位与运算符（&）参加运算的两个数据，按二进制位进行“与”运算。运算规则：0&0=0; 0&1=0; 1&0=0; 1&1=1; 即：两位同时为“1”，结果才为“1”，否则为0例如：3&5 即 0000 0011& 0000 0101 = 0000 0001 因此，3&5的值得1。 另，负数按补码形...
2018-03-14 15:52:19
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转载 Xilinx 7系列例化MIG IP core DDR3读写
DDR3读写在工程上多是通过例化MIG，调用生成IPcore的HDL FunctionalModel。DDR读写数据可以用到状态机，后期再添砖加瓦吧，当下先对比一下网上找的一段程序和自己例化后的程序。另外，仿真了十余分钟，最后的是什么鬼？一头雾水T.T。想着每一次要分析信号要等那么久就难受。7系列例化MIG IP core DDR3读写" alt="Xilinx 7系列例化MIG IP
2018-02-04 17:14:34
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转载 Vivado中PLL IP核例化
在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，这是同步时序电路的关键，这时就需要使用到时钟向导IP，下面就介绍一下在vivado中进行PL开发时调用IP的方法。 首先打开vivado，新建一个RTL项目。 点击导航窗口上的IP Catalog 选项，如图一所示：图一 在search处搜索自
2018-02-04 10:17:21
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转载 什么是遥感？什么是定量遥感？什么是多光谱、高光谱和超光谱？
遥感是在一定的距离之外，通过测量而获得某一物体信息的科学。定量遥感：从对地观测电磁波信号中定量提取地表参数的技术和方法研究。物理量与几何量：定量有物体几何量（空间位置、范围与姿态）与物体物理属性参数量（物理量）。 光谱波段分的越来越细，形成多光谱、高光谱、超光谱。多光谱：如果采集的数据是细分某特定光谱波长范围，分10个等分到100等分之间，被称为多光谱数据，其遥感方
2018-01-26 15:45:54
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转载 Vivado中嵌入式逻辑分析仪ILA的使用（2）
FPGA综合出来的电路都在芯片内部，基本上是没法用示波器或者逻辑分析仪器去测量信号的，所以xilinx等厂家就发明了内置的逻辑分析仪。在vivado中叫 ILA（Integrated Logic Analyzer），之前在ISE中是叫ChipScope。基本原理就是用fpga内部的门电路去搭建一个逻辑分析仪，综合成一个ILA的core核伸出许多probe去探测信号线。下面逐步讲解在线debug
2018-01-04 23:00:35
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转载 Vivado中嵌入式逻辑分析仪ILA的使用（1）
在以前使用ISE的时候，为我们有ChipScope这样的在线工具，其使用有一定的难度，在ISE、iMPACT和ChipScope之间来回切换也十分繁琐，且有许多信号被优化，抓取不到。在Vivado开发环境中，对在线调试做了改进，我们不再需要调用额外的ChipScope软件，而是可以直接在Vivado中使用内建的在线逻辑分析工具了。当然，使用的思想与ChipScope还是一致的，只是在Vivado集
2018-01-04 22:40:28
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转载 FPGA中的时钟设计1
关于一款芯片，最权威、最新的资料当然是厂家的官方文件。很多大牛都推荐直接阅读原厂的 datasheet 和 user guide。根据我的体验，这确实是最好的途径。原因有两个：首先，市面上的书一般都落后业界的步伐，我们看到的很多书上的资料都是过时的。其次，市面上书（尤其是国内）很多都是简单的翻译手册而来的，而且虽然作者标的是某某大学的教授，事实上都是教授手下的研究生替老师干活翻
2018-01-03 11:10:54
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转载 DDR控制器集成与读写测试之FPGA片内存储器概述
片内存储器是基于FPGA的嵌入系统中最简单的存储器。因为存储是在FPGA内部完成的，电路板上无需外部连线。FPGA的片内存储器可以根据需求定义存储器的大小、位宽、种类、及特殊的片内存储器特性，如DDR模式等。片内存储器在基于FPGA的嵌入式系统的存储器中具有最高吞吐量和最低反应延时。它的反应延时通常仅为一个时钟周期。通过流水线操作访问存储器，可以使吞吐量达到每个时钟周期进行一次数据处理。
2017-12-19 17:43:34
1016
转载 DDR2学习笔记（3）
READ指令（1）READ指令用来初始化一个触发读存储到一个被激活的行上。变量BA1,BA0用来选择bank，A0-A9用来选择在bank中的列，A10决定是否使用auto precharge。如果选择了auto precharge，该行在读操作结束之后变为precharge；如果没有选择auto precharge，该行在结束读操作之后为随后的存取保持激活状态。开启READ 指令
2017-12-18 23:31:39
1884
转载 DDR2学习笔记（2）
DDR2 SDRAM指令（1）所有DDR2 SDRAM指令均是在CKE为上升沿的时候，由CS#,RAS#,CAS#,WE#的状态定义的。DDR2 SDRAM指令的真值表如下：（2）在同一块bank中的状态转换如下表：（此时CKE一直保持高电平）a,现在状态的定义：Ilde：bank完成了precharge且tRP被满足。Row Active：在该bank
2017-12-18 23:28:48
1273
转载 DDR2学习笔记（1）
这是我学习的芯片MT47H16M16BG-5E：配置如下：Configuration 16 Meg x 16 (4 Meg x 16 x 4) 16M16FBGA Package Lead-Free 84-ball FBGA (8mm x 14)mm BGTiming – Cycle Time 5.0ns @ CL = 3 (DDR2-400) -5E
2017-12-18 23:24:57
3058
转载 图像帧的大小和图像的格式
图像帧的大小和图像的格式 首先要明确一点， RGB 和 YUV 只是两种很笼统的划分方法，还需要知道具体的封装方式，才有办法计算出视频帧数据的实际大小。 对于YUV而言， YUV 格式通常有两大类：打包（ packed ）格式和平面（ planar ）格式。前者将 YUV 分量存放在同一个数组中，通常是几个相邻的像素组成一个宏像素（macro-pixel ）；而
2017-12-11 09:50:20
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转载 PAL，NTSC，分辨率，清晰度和电视线解析
1.PAL，NTSC，SECAM和彩色系统（Color System）其实PAL和NTSC只是（并且仅仅是）颜色系统（Color System），只负责对视频信号（复合视频信号CVBS）的色彩空间和色彩解码，换个角度说，也就是和电视线无关。（SECAM也一样）说到这要引申一下：说说B，G，N，M，K，I，他们是信号发送的方式，决定了视频载波频率fs和声音载波频率fp之间的距离，有的人叫他声
2017-12-11 09:31:02
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转载 FPGA DDR2接口设计
DDR2接口主要实现用户数据和实际物理接口之间的连接，实现对大容量数据进行高速缓存。处理高低速传输问题。首先要了解DDR2工作原理，熟悉所连接的内存颗粒说明书了解适用范围，产生适合硬件的DDR2 IP核源文件，查阅DOC下的内核说明书，了解内核内容结构，然后做出相应的改动，如时钟匹配，需匹配为生成核时工作时钟，针对用户的接口除了时钟之外，主要有三部分接口组成，它们分别是地址命令产生器，写数
2017-12-05 19:59:09
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转载 SDRAM/DDR/DDR2学习笔记
在说明初始化之前先了解一下SDRAM的一些基础知识吧. SDRAM (Synchronous Dynamic Random Access Memory),同步动态随机存储器。同步是指其时钟频率与CPU的前端总线的系统时间频率相同，并且他的内部命令的发送与数据的传输都是以这个时钟为基准的，动态是指存储阵列需要不断的刷新才能保证数据的不丢失。随机是指数据不是线性存储的，是可以自由
2017-12-05 19:48:35
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转载 quartus II工具In-System Memory Content Editor使用方法
quartus II工具In-System Memory Content Editor使用方法很多情况我们在做一个项目时，会在FPGA中内嵌一些RAM或ROM，当然一般我们都会使用quartus自带的IP生成工具来完成这样memory的生成；使用quartus自带工具生成的memory IP，quartus有一个非常好用的工具来在线读写这个memory——In-System Memory
2017-11-30 23:33:18
2986
转载 在Quartus II中分配管脚的两种常用方法
示范程序seg7_test.v12345678910111213141516171819202122/* * seg7 x 8 查找表测试文件 */
2017-11-06 22:01:27
13434
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空空如也
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