- 博客(25)
- 收藏
- 关注
RSS订阅原创 matlab filter2 shape含义
full 是矩阵右下角对从图像左上角开始。valid是矩阵左上角对齐图像左上角。same是矩阵中心点对齐图像左上角。
2024-04-15 10:40:17
201
原创 vivado联合Modelsim仿真代码修改后重新快速仿真
在modelsim的libirary选项栏里有一个xil_defaultlib文件夹，里面有自己的仿真文件，修改了哪个就recompile再重新仿真就行，不需要关掉软件。
2024-04-10 10:10:28
118
原创 FPGA fifo开发注意点
fifo的复位是根据数据来的，每次数据断开都要进行复位为帮助您在CSDN创作的文章获得更多曝光和关注，我们为您提供了专属福利：已注册且未在CSDN平台发布过文章的用户，9月1日—9月30日期间发布首篇文章可享大额首篇流量券扶持，且发布首篇文章后30日内，享连续每日流量券扶持；已注册且未在CSDN平台发布过文章的用户，在8月1日—8月30日期间发布过首篇，可自9月1日起，享连续30天每日流量券扶持；更多福利介绍详见https://mp.csdn.net/mp_blog/manage/traffic如果你想
2023-09-12 09:40:29
72
1
原创 verilog有符号加法
本模块默认以补码的形式输入有符号数tb:`timescale 1ns/1psmodule name ();reg clk;reg rst_n;reg [3:0] data_in;reg data_vld_in;wire [5:0] data_o;wire data_vld_o;initialbegin clk=0;rst_n=0;#200;rst_n=1;endalways #10 clk=~clk;initialbegin data_in=4'd0;
2021-03-31 13:54:00
1149
原创 artix 7 FPGA上电启动速度慢的解决办法
解决方法：上电启动速度慢是因为FPGA生成的bit文件采用1-wire形式读取FLAS固件。打开VIVADO,点击open synthesized Design:第二步，右击Generate bitstream,点击bitstream settings点击configure additional bitstream settings,在里面选择spi x 4...
2021-03-23 20:49:52
1311
1
原创 verilog奇数分频，三分频实例
verilog奇数分频，三分频实例目的：输入一个时钟信号，输出占空比为50%的三分频。首先得到一个占空比为1/3的分频时钟，然后将输入信号取反，得到一个移相180度的占空比为1/3的分频时钟，将两个时钟相或得到目的时钟。verilog代码module divider_3 ( input clk, // Clock input rst_n, // Asynchronous reset active low output wire clk_d3);reg[3:0] count,co
2021-03-09 17:09:14
955
原创 fsmc testbench
`timescale 1ns/1psmodule testbench ();reg clk;reg rst_n;reg SCLK;reg ready;wire mcu_flag;wire data0;reg [7:0] count;reg [7:0] ADC_dat_reg;reg [7:0] memory[0:77];reg [7:0] count_cnt;reg mcu_pul_r;integer i;reg
2020-12-03 15:31:48
131
原创 IC测试面试题1
问：输入一个100Mhz的时钟和一个200Mhz的时钟，这两个时钟的相位一致，开始时上升沿对齐，同时拉高。求获得100Mhz移相90°的时钟？答：下面是verilog代码module wave_90 ( input clk_100M, input clk_200M, input rst_n, output reg clk_100M_90);wire clk_200M_n;assign clk_200M_n=!clk_200M;always @(posedge clk_20
2020-06-02 13:35:16
1448
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人