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RSS订阅原创 有符号整数的四种表现形式：原码、反码、补码、移码
原码原码是无符号整数的自然二进制编码的基础上，通过在其最左边增加一位符号位。0表示正整数，1表述负整数。例: 8位二进制数表示有符号整数X,X = +7 ，原码 ----00000111；X = -7 ，原码 ----10000111；N位原码可以表示2n-1个整数。反码 反码也是在无符号整数的自然二进制编码基础上形成的,当表示正整数时,反码和原码的编码规则一-致,但当表示负整数时,反码除了符号位与原码一致外,其余各位的编码均与原码相反。如果用8位二进制数来表示-一个有符号整数X的
2021-11-28 21:51:47
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原创 Verilog的并行语句
文章目录并行语句verilog生成语句并行语句1. 连续赋值语句---assign语句2. Verilog程序块语句---initial与always块3. Verilog实例化语句----单独实例化与数组实例化4. verilog生成语句verilog生成语句生成语句的关键字为generate，按照形式分为循环生成和条件生成。(1)循环生成 基本语法如下： genvar <var>; generate for(<var>=0 ;
2021-08-08 22:17:57
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原创 Verilog操作符
归约运算符归约运算符为单目运算符。被操作数是具有一定位宽的向量，操作结果为1bit。(1) & 被操作数所有位做按位与操作 例： wire [3:0] a = 4'b1111; wire b = &a； // b=1'b1; (2 ) ~& 被操作数的所有位先做归约与操作，再取反(3) | 被操作数所有位做按位或操作(4）~| 被操作数的所有位先做归约或操作，再取反(5) ^ 被操作数所有位做逻辑异或操作
2021-08-06 16:44:07
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转载 SRAM、SSRAM和DRAM、SDRAM以及EEPROM和ROM、FLASH的了解
RAM存储器RAM(Random Access Memory) 随机存储器。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。SRAM按照存储信息的不同，随机存储器又分为静态随机存储器（Static RAM,SRAM)和动态随机存储器（Dynamic RAM,DRAM)。SRAM（Static RAM）不需要刷新电路即能保存它内部存储的数据。SSRAM（Synchronous SRAM）即同步静态随机存
2021-08-04 21:55:17
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原创 Verilog实现带奇偶检验位的串行数据接收器---有限状态机实现
串行数据接收 数据的发送按照特定的规则发送，因此接收也要按照发送的规则进行接，从而完成数据的接收。 奇偶检验是每个字节后额为加一位 进行奇偶校验，使用奇校验位，接收的9位数据1的个数为奇数，如111000110有5个1，满足奇校验位的传输方式。 数据接收器满足这些条件：接收开始标志位、数据位、奇偶检验位、停止位，数 据是串行输入并行输出。数据接收满足的时序条件奇偶校验实现模块：//主模块的子模块module parity ( input clk,
2021-04-21 21:37:48
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原创 状态机学习（两段式）
两段式—状态机 适用于所有类型的状态机，具有较高的代码可读性。组成 主要分为两大部分：纯净时序部分、纯净的组合逻辑部分。 纯净时序部分：主要完成状态的跳转、中间变量的更新、输出寄存工作。 纯净组合逻辑部分：主要完成状态转移函数的的实现、次态的生成、组合输出的生成工作。练习module top_module( input clk, input areset, // Asynchronous reset to OFF input j,
2021-01-30 22:59:43
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原创 状态机的学习---常用的HDL模板（二）
一段式 将关于状态机的所有功能全部写在一起，仅适用一些功能简单且输出为寄存器形式的状态机，对于复杂的状态机不利于代码的理解描述。 将状态机的状态跳转、输入、输出等相关功能全部集中到一起。全部位于时序逻辑中，无法输出组合逻辑。三段式 将状态机分为三大部分进行描述，即状态跳转部分、次态生成部分、输出生成部分。 状态跳转部分：将次态更新为现态。 次态生成部分：描述状态转移函数，根据现态和输入计算出次态。 输出生成部分：根据状态机的现态和输入得出输出例子
2021-01-13 21:23:11
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原创 Verilog状态机学习（一）
常见状态机及模型 状态机状态机在设计中有着非常重要的作用、我们在程序设计时大多会用到状态机， 所以学习状态机还是很有必要的。 在状态机中现态、输入、输出、次态（根据现态、输入输出及状态转移函数得出）是非常重要的组成...
2021-01-09 20:33:40
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原创 Verilog语法（一般不常见） -：与 +：的用法
语法定义在Verilog2001以后，Verilog支持在范围中是用变量，并且引入心得语法如下： [<base_index> + : bit_width] //由低位到高位 [<base_index> - : bit_width] //由高位到低位语法应用 wire [7:0] b; wire [3:0] a = b[6 - : 4]; //等价于 a = b[6:3] wire [2:0
2021-01-06 19:30:41
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小鸟的课设
2017-09-25
空空如也
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