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原创 内部无高速时钟的I2C SLAVE设计
功能介绍:数字设计I2C SLAVE,内部无高速时钟做采样,全靠master给过来的SCL做逻辑,主要难度在产生i2c_start逻辑处。如图所示,将sda delay一点时间,生成一个rst信号后,在每次传输开始之前,用该复位去复位内部逻辑后再产生i2c_start开始本次数据传输。用该rst信号复位产生i2c_start信号,scl的上升沿将i2c_start拉低。...
2021-09-19 22:41:53 569
原创 图像缩放
最近在做一个图像缩放的验证,主要还是如何实现一行的缩放,接下来就是直接调用一行的task就能实现一整帧的图像缩放。 下图便是完成一行的缩放的一个流程图,按着流程图就很好完成task的编写了辣![在这里插入图片描述](https://img-blog.csdnimg.cn/20200719152421821.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4u...
2020-07-19 15:33:28 98
原创 用Verilog 实现自动售货机
功能介绍:本次的代码是一个售卖2.5元的饮料机,投币只能投0.5元和1元的硬币,投币达到2.5元时自动出饮料,投币3元时,会出饮料和找零0.5元。部分代码如下:在这里插入代码片always @(posedge clk or negedge rst_n)beginif (!rst_n) curr_state <=S0;else &n
2020-05-20 11:33:52 5162
seq_generator.docx
2020-07-04
空空如也
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