weixin_41983075的博客

用于sigma-delta ADC模型仿真。这个工具箱包括在Simulink环境中实现的一组完整的模块，它允许设计人员对开关电容sigma-delta调制器进行时域行为模拟。所提出的组块考虑了SC sigma-delta调制器的大部分非理想性，如采样抖动、kT/C噪声和运放参数(白噪声、有限dc增益、有限带宽、压摆率和饱和电压)。

pll的IP核实例化源码。PLL(Phase Locked Loop): 为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。pll具有时钟倍频和分频、相位偏移、可编程占空比等功能。

这是一种提供汇编语言编译环境的工具，在blog“汇编语言编译环境的提供及冒泡排序的汇编语言改进”里面有较为详细的介绍。