wangyanchao151的专栏

转载 指令跳转与预测

执行0x1230的时候，把0x1230push到栈中，RET的时候从栈中取0x1230，当从0x1250调用FUN的时候，把0x1250push到栈中，RET的时候，从栈中调取0x1250。Branch目标地址就存放在BTB中，如果该次没预测对，那么就会更新BTB中的PCnext。也就是，现在有条branch指令，走到ALU阶段，这条branch被执行了，然而上次branch没被执行，BHT中存放的是0：Branch is not taken，这是就修改BHT中的值为1：Branch is taken。

转载 转载 Xilinx 7系列FPGA时钟篇(4)_CMT简介

作者：XiaoQingCaiGeGe原文链接上篇咱们仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇咱们将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA应用里都应该用到CMT模块。CMT模块简介1.在7系列FPGA里，每一个时钟区域对应一个CMT（clock management tile），CM...

转载 交换机各种接口（转载）

以太网接口：sgmii（千兆mii） xuai接口（万兆mii接口）sgmii是mac和phy之间的媒体接口（单工）serdes是通用可编程高速串行接口（双工）SGMII是串行的，不需要提供另外的时钟，MAC和PHY都需要CDR去恢复时钟。另外SGMII是有8B/10b编码的，速率是1.25Gbps其实，大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完...

转载 SERDES总结

SERDES主要由物理介质相关（ PMD）子层、物理媒介附加（PMA）子层和物理编码子层（ PCS ）所组成。PMD是负责串行信号传输的电气块。PMA负责串化/解串化，PCS负责数据流的编码/解码。在PCS的上面是上层功能。 SERDES技术主要用来实现ISO模型的物理层，SERDES通常被称之为物理层(PHY)器件。 PCI Express是一种基于SERDES的串...

转载 rsfec (Reed-Solomon Forward Error Correction) 官方文档

rsfec (Reed-Solomon Forward Error Correction) 官方文档转自: https://blog.csdn.net/glw0223/article/details/88342151Reed-Solomon：一般翻译为里德-所罗门https://tools.ietf.org/html/rfc5510...

转载 Linux 使用unzip解压时报错End-of-central-directory signature not found

Linux 下，使用unzip解压时，报错：$ unzip abc.zipArchive: abc.zip End-of-central-directory signature not found. Either this file is not a zipfile, or it constitutes one disk of a multi-part archive. ...

转载 Vivado时序约束（转载）

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User Constraints File)，而Vivado软件转换到了XDC(Xilinx Design Constrain...

转载 Vivado时序约束（转载）

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。1 Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User Constraints File)，而Vivado软件转换到了XDC(Xilinx Design Constr...

转载 布线长度与延时的关系

0.17ns/25.4mm

转载 未证实的公式

Tco max = T - TsetupTco min = Thold

转载 优化高速接口的时序裕量（转载）

优化高速接口的时序裕量过去十年中，高速数字总线已经获得了令人瞩目的发展，它们不仅比以往更快，而且还正在改变系统定时数据的方式。为提高数据吞吐量，新兴的同步数字总线可以通过一套定时机制在每个时钟周期内多次发送数据。本文将对源同步定时如何优化高速接口时序裕量进行讨论。时序预算是对系统正常工作所需时序参数或时序要求的计算。为了使同步系统正常工作，其时序需求必须在一个时钟周期内满足。对时序的预算涉及...

转载 DAC7512时序约束（转载）

三，DAC7512控制器 DAC7512是一个具有三线串行接口的DAC。我们基于FPGA用Verilog语言实现了一个简单的DAC7512的控制器。下面是控制器的结构图： DAC7512控制器由三个模块组成，PLL用来生成控制器所要的时钟C0（25MHz）和C1（50MHz），其lock信号用来做为控制器的异步reset。da_data模块生成要送往DAC7512的数据，其...

转载 异步复位信号rst怎么加约束啊

set_false_path[get_ports reset]设置false path从所有的reset信号端口到所有的时钟端口，还有其它的reset的信号，如果你有几个reset信号的话！RTL代码综合时要根据经验值预设的，recovery和removal的值，跑PT的时候先检查这些满足希望达到的值没有，最后提取参数的网表再检查一次.设false path 并不代表不检查recove...

转载 Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay Feature（转载）

Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay FeatureThe objective of this design example is to showcase the way to constraint the TSE_RGMII. This design example ...

转载 RGMII约束实例（转载）

## Copyright (C) 1991-2011 Altera Corporation## Your use of Altera Corporation's design tools, logic functions## and other software and tools, and its AMPP partner logic## functions, and any outpu...

转载 VGA接口时序约束（转载）

转自：http://www.cnblogs.com/lueguo/p/3374332.htmlVGA接口时序约束SF-VGA模块板载VGA显示器DA转换驱动芯片AVD7123，FPGA通过OUPLLN连接器驱动ADV7123芯片产生供给VGA显示器的色彩以及同步信号。SF-CY3核心模块与SF-VGA子模块连接的系统框图如图所示。FPGA产生ADV7123的同步信号以及3组供给ADV71...

转载 CMOS Sensor接口时序约束 （转载）

）CMOS Sensor接口时序约束详细的文档请参考：http://group.chinaaet.com/273/72983SF-CY3/SF-SENSOR/SF-LCD开发套件：http://myfpga.taobao.com/FPGA工程的功能框图如图所示。上电初始，FPGA需要通过IIC接口协议对摄像头模块进行寄存器初始化配置。这个初始化的基本参数，...

转载 ddr2 工作时序与原理

ddr2 工作时序与原理2014年05月02日 15:12:08Chen_Eric阅读数：40721.4-bit Prefetch直接上一个表，看看DDR2的三个频率的关系，下图是内部时钟均为133MHz的DDR2/DDR/SDRAM的比较，由图可以看到，相比于DDR，DDR2由于是4-bit Prefetch，外部时钟是内部总线时钟的2倍，而DDR和SDRAM中，这两个时钟频率...

原创 输入输出延时约束

转载 verilog实现格雷码与二进制的转化：

verilog实现格雷码与二进制的转化：1）自然二进制码转换为格雷码的方法自然二进制码转换成二进制格雷码，其法则是保留自然二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高 位相异或，而格雷码其余各位与次高位的求法相类似。原理:若二进制码表示为: B[N-1]B[N-2]...B[2]B[1]B[0];...

转载 verilog中的可综合与不可综合

verilog中的可综合与不可综合关于verilog可综合与不可综合，CSDN的博客大都借鉴了博主initialwei的关于可综合与不可综合的理解。博客链接：http://www.eefocus.com/initial_wei/blog/12-10/287444_c623b.html1）所有综合工具都支持的结构：always，assign，begin，end，case，wi...

转载 chip planner使用

转载 有趣的线性反馈移位寄存器(LFSR)

有趣的线性反馈移位寄存器(LFSR)最近一直在研究信道编码，发现在信道编码里面有一个电路比较重要也比较有趣，那就是线性反馈移位寄存器 LFSR ，相信大家对 LFSR 电路也不陌生了,在通信领域lfsr有着很广泛的应用,比如说M序列,扰码,信道编码,密码学这方面都有很广泛的应用,LFRS的结构一般如下图：其中他需要一个生成多项式为:这个多项式是一个本原多项式，然后知道这个电...

转载 verilog运算符优先级别

！，~ 高优先级*，/，%+，-<< , >>< , < = , > , > == = , != , = = = , != =& , ~&^ , ^ ~| , ~ |&&||? : 低优先级...

转载 fpga资源

转载 LE内部结构

转载 关于时序路径的专业说法

转载 对TimeQuest一些术语的解释

对TimeQuest一些术语的解释前两篇博文对时序分析中的input delay max和输入端口到内部寄存器的setup进行了一些简单分析，其中涉及到用TimeQuest Timing Analyzer进行分析。初学者估计对TimeQuest当中一些术语的简写不是很清楚。如下图用圈圈标出的部分：这里对这几个术语进行解释下：RF列:R对应Rising，F对应Fallin...

转载 SPI总线介绍和verilog实现

SPI总线介绍和verilog实现https://blog.csdn.net/IamSarah/article/details/76269737这篇文章讲SPI总线，SPI是serial peripheral interface 的缩写，即串行外围设备接口。该接口是摩托罗拉公司提出的全双工同步通信的接口，该接口只有四根信号线，在芯片的管脚上只占用4根线，节约了芯片的管脚。这四根信号信如...

转载 二进制，格雷码

//========================================================================================================================================================// Company:// Engineer:// Create Date:// ...

转载 Latch的产生和避免

Latch的产生和避免designerFPGA1 人赞同了该文章在FPGA设计或者IC设计中，latch是一种对脉冲电平敏感的存储单元路径，可以在特定输入脉冲作用下改变电平。但由于往往设计为同步设计，Latch不可避免的毛刺是不愿意看到的；这种毛刺对下一级电路及时序收敛很不利，因而在设计中需要避免。关于latch的产生，大多说人首先想到的是由于verilog代码中在if-e...

转载 parameter和localparam 区别

parameter可用作在顶层模块中例化底层模块时传递参数的接口，localparam的作用域仅仅限于当前module，不能作为参数传递的接口。

转载 Verilog十大基本功8 (flipflop和latch以及register的区别)

Verilog十大基本功8 (flipflop和latch以及register的区别)来自1：https://www.cnblogs.com/LNAmp/p/3295441.html第一次接触Latch是在大二学习数电的时候，那时候Latch被翻译成锁存器，当时还纠结着锁存器和寄存器的区别（要是当时我知道他俩的英文名叫latch和register我还纠结个P）。扯远了...

转载 TimeQuest之multicycle paths

TimeQuest之multicycle paths王敏志概述Multicycle paths即多周期路径，指的是两个寄存器之间数据要经过多个时钟才能稳定的路径，一般出现于组合逻辑较大的那些路径。在实际工程中，除了乘除法器等少数比较特殊的电路，一般应该尽量避免采用多周期路径电路。即使有所使用，也应该通过约束在综合工具中指出该路径，使得综合工具在计算Fmax的时候忽略这条路...

转载 时序优化一例

《时序优化一例（一）》学习时序也有一段时间了，一直也没分享什么学习笔记。这次以时序优化为例，检验一下这阶段的学习成果。关于时序方面的东西也看了、学了很多，就是练得很少，在平常自己的设计中很难找到非常针对的设计来练习，只能在今后的学习中慢慢发掘了。最近在整一个设计，在要求的指标下时序是满足的，但是为了拿它练手，故意将它的时钟约束提高一倍：create_cloc...

转载 FPGA未使用引脚的配置

FPGA未使用引脚的配置在使用FPGA过程中，未使用引脚的配置是很重要的。一般未用管脚设置成三态输入或弱上拉输入。以Altera FPGA为例，一般是将没使用的管脚设置为三态输入比较安全。利用Quartus II 将未使用管脚设置为三态输入选择Assignments→Settings→Devices and Pin Options，打开一个选项卡，选项卡中选择Unused Pins就可...

转载 时序收敛地最佳实践

http://blog.ednchina.com/coyoo/378423/message.aspxAltera的QuartusII提供了物理综合等等优化工具，之前的文章中本人试图进行过介绍，我们建议客户最好是在设计无法通过（或者表面上）修改代码来进一步优化的时候才采取物理综合。 那么如何真正做到时序收敛地最佳实践呢，首先来看看一般的设计流程：——&gt;制定设计指导文件，...

转载 静态时序分析(static timing analysis) --- 时序路径

静态时序分析(static timing analysis) --- 时序路径时序分析工具会找到且分析设计中的所有路径。每一个路径有一个起点(startpoint)和一个终点(endpoint)。起点是设计中数据被时钟沿载入的那个时间点，而终点则是数据通过了组合逻辑被另一个时间沿载入的时间点。路径中的起点是一个时序元件的时钟pin或者设计的input port。input port可以作为...

转载 altera 推荐 三段式状态机

转载 三段式状态机理解浅析

三段式状态机理解浅析2018年08月26日 22:23:23vegetable_birds123阅读数：459关于FSM的写法按照always块的个数来划分可以分为一段式（一个always块）、两段式状态机（两个always块）、三段式状态机（三个always块）。三段式状态机具有以下优点：（1） 三段式状态机可以清晰完整的显示出状态机的结构，（2） 可以清晰的将状态图转化为v...