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Verilog 实现DDS 产生正弦波
Verilog 实现DDS 产生正弦波
//******************顶层模块***********************//
module ddS_top(clk,sin_out,dac_en,dac_rst,dac_sync,clk_p,clk2);
input clk; //AD 时钟源
input clk2; //DA 时钟源
output[15:0] sin_out;
output reg clk_p;
output dac_sync;
output dac_rst;
output dac_en;
wire[9:0] out_data;
wire[9:0] address;
wire dds_bps;
/*wire EN,sel;
2012-10-16
空空如也
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