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RSS订阅转载 spyglass的使用问题总结及一些option选项-工具（九）
总结spyglass使用过程中出现的问题，总结使用步骤供参考，实践出真知，解决问题就是好方法。
2022-04-03 18:12:25
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转载 spyglass的waiver使用问题总结-工具（八）
spyglass使用过程中waiver warning及error过程中总会出现生效不成功的问题，总结使用步骤供参考，实践出真知，解决问题就是好方法。
2022-04-03 17:53:23
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转载 Design Compiler —— Design Compliler中常用到的命令（示例）总结（十三）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 本文将描述在Design Compliler中常用到的命令，这些命令按照流程的顺序进行嵌套讲解，主要是列举例子；大概的讲解布局如下所示： 大概有11个部分，下
2022-01-01 00:00:00
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转载 Design Compiler —— 综合后处理（十二）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 概述 前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作：
2021-12-31 20:00:00
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转载 Design Compiler —— 其他的时序约束选项二（十一）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足寄存器的建立和保持的要求。此外进行可测性设计(design for
2021-12-30 20:30:00
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转载 Design Compiler —— 其他的时序约束选项一（十）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型，但是可以通过实战来了解其他的约束。本文的具体内容是： ·多时钟同步
2021-12-30 18:45:00
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转载 Design Compiler —— 综合后的形式验证（九）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 这里来讲一下formality的使用，貌似跟tcl和DC没有很强的联系；然而说没有联系，也是不正确的。在综合完成之后，可以进行形式验证。此外这里不是专门讲解formality的使用的，因此只会简单地实践一下
2021-12-30 18:15:00
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转载 Design Compiler —— DC的逻辑综合与优化（八）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解。然而，当普通模式下不能进行优化的，就需要我们进行编写脚本来改进DC的优化来达到时序要求。
2021-12-29 22:30:00
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转载 Design Compiler —— 环境、设计规则和面积约束（七）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 本文的主要内容是讲解(约束针对的是逻辑
2021-12-29 22:00:00
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转载 Design Compiler —— 基本的时序路径约束 （六）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。 在本节的主要内容如下所示： ·时序路径和关键路径的介绍 ·建立时间、保持时间简述
2021-12-29 17:14:17
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转载 Design Compiler —— 综合库（时序库）和DC的设计对象（五）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================ 前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准单元库、DC的设计对象、Design Ware库。
2021-12-25 16:36:00
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转载 Design Compiler - DC启动环境的设置（四）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================主要内容有： ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释（1）启动环境配置简述 我们按照前面的基本流程使用DC进行设置，但是这里主要使用的是脚本，因此不能一条一条命令进行演示其效果。在启动DC之前，首先要配置DC的启动环境，也就是那些库的设定。配置DC的启动环境主要是
2021-08-07 22:04:10
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转载 Design Compiler - DC综合的流程（三）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================1、基本流程概述首先给三个图，一个图是高层次设计的流程图： 下面是我对这张图的理解： ① 设计之前，准备好库、HDL代码的思想、约束生成；然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存
2021-08-07 00:10:29
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转载 Design Compiler - DC综合与Tcl语法结构概述（二）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================1、逻辑综合的概述synthesis = translation + logic optimization + gate mapping .DC工作流程主要分为这三步Translation ： 翻译，主要把描述RTL级的HDL语言，在约束下转换成DC内部的统一用门级描述的电路（Generic B
2021-08-06 23:43:59
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转载 Design Compiler - 相关知识储备（一）
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner============================================已经学习DC的使用有一段时间了，在学习期间，参考了一些书，写了一些总结。我也不把总结藏着掖着了，记录在博客园里面，一方面是记录自己的学习记录，另一方面是分享给大家，希望大家能够得到帮助。参考的书籍有很多，大概如下： 虞希清老师的《专用集成电路设计实用教程》 西电出版社的《数字IC系
2021-08-05 23:43:36
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原创 锁存器、触发器和寄存器区别对比-基础小知识（十）
以图示主要介绍了锁存器、触发器和寄存器的基本概念；列出锁存器和触发器的不同点引出不同的应用场合；接着分析锁存器产生条件以及危害。
2021-07-29 00:12:30
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原创 正则表达式必知必会—读书笔记（三）
正则表达式可以应用各种语言在各个平台上完成复杂的文本匹配工作，学习《正则表达式必知必会》记录笔记，内容主要包括文本匹配、回溯引用、条件性求值和前后查找，更详细信息可以阅读原书籍。
2021-07-15 21:37:09
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原创 算法简介及计算机算法基础——算法学习（四）
接下来的算法学习内容主要根据《程序员必读经典（算法基础+计算机系统）》一书而写，作为读书笔记，感兴趣的可以见参考文档阅读书籍详细内容。
2021-07-03 22:47:01
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原创 编写可读代码的艺术-读书笔记（二）
代码应当易于理解，理解代码，应当是能够改动、找出缺陷，并且明白它是如何与代码的其他部分交互的。容易理解的代码，往往会把它引向好的架构且容易测试。
2021-06-26 12:45:08
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原创 范围大随机数与范围小随机数相互转化--算法学习（三）
在实际应用中经常会模拟随机数的输入，在软件语言如c/python中，采用rand()/数范围 即可得到随机数。但是很多情况下也会用到由已知一定范围的随机数转化成另一范围随机数，一个问题是是否是一个随机数转化成另一个随机数，不允许丢数，分两种情况阐述。
2021-03-07 19:18:24
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原创 python二进制进制转换以及二进制单比特操作-工具（七）
在计算机进行数据交换时，常常会有一个进制转换的过程，有时候数据过于庞大，为了方便存储管理，计算机会使用十六进制存储数据，Python一般采用int类型是十进制，作为硬件行业采用Python处理二进制、十六进制数据成为必然。
2021-03-04 23:02:14
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原创 时序结果分析介绍-Design Compiler（六）
系列学习介绍DC相关知识，包括ASIC基本单元相关，DC指令工艺库脚本相关，后端综合实现相关等总结。本节包括DC综合生成的文件以及如何去分析Timing，内容有一些个人理解和各个论坛总结学习，有不同认识欢迎探讨，fighting。
2021-02-05 00:16:27
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原创 link library 、target library、symbol library、synthetic library对照分析-基础小知识（九）
文章目录1.1 概念介绍1.2 疑问解析参考文档DC 应用过程中涉及link library 、target library、symbol library、synthetic library，简单总结如下。1.1 概念介绍在tcl脚本中，认为source 就是一段可以展开的“宏”Symbol library Symbol library 提供 Design Vision GUI 中设计实现的图形符号，如果使用脚本模式而不使用 GUI,此库可不指定 Symbol librarySynthetic
2021-02-02 22:45:37
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原创 综合优化策略介绍-Design Compiler（五）
系列学习介绍DC相关知识，包括ASIC基本单元相关，DC指令工艺库脚本相关，后端综合实现相关等总结。本节包括DC综合时的一些优化策略，内容有一些个人理解和各地方论坛总结学习，有不同认识欢迎探讨，fighting。
2021-01-31 17:14:51
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原创 DRC设计规则设置介绍-Design Compiler（四）
系列学习介绍DC相关知识，包括ASIC基本单元相关，DC指令工艺库脚本相关，后端综合实现相关等总结。本节包括Design 设计规则相关约束，内容有一些个人理解和各地方论坛总结学习，有不同认识欢迎探讨，fighting。
2021-01-28 23:17:56
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原创 Timing Constraint介绍-Design Compiler（三）
系列学习介绍DC相关知识，包括ASIC基本单元相关，DC指令工艺库脚本相关，后端综合实现相关等总结。本节包括Timing constraint，内容有一些个人理解和各地方论坛总结学习，有不同认识欢迎探讨，fighting。
2021-01-28 22:23:02
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原创 DC基础知识介绍-Design Compiler（二）
系列学习介绍DC相关知识，包括ASIC基本单元相关，DC指令工艺库脚本相关，后端综合实现相关等总结。本节包括DC操作一些基本指令，内容有一些个人理解和各地方论坛总结学习，有不同认识欢迎探讨，fighting。
2021-01-24 19:23:05
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原创 基本知识储备概述-Design Compiler（一）
系列学习介绍DC相关知识，包括ASIC基本单元相关，DC指令工艺库脚本相关，后端综合实现相关等总结。本节包括锁存器，建立时间和保持时间，增强驱动能力的buffer介绍。
2021-01-23 12:59:51
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原创 synopsys tcl source -echo -verbose用法-基础小知识（八）
tcl用法中source用来打开文件，但是在synopsys DC脚本中有时会出现带有-echo -verbose的参数，简单总结如下。
2021-01-22 23:42:21
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原创 研读《基于AXI总线的SOC架构设计与分析》-AXI协议理解（四）
基于AXI总线的SoC架构，越来越成为高性能SoC系统架构的发展方向。这篇论文根据AXI总线的特点， 设计几种不同架构的AXI bus matrix ，包括有多通道、共享通道与混合通道的AXI bus matrix，然后总结了其特点及应用场合。搭建了AXI bus matrix验证平台，可自动**统计带宽、延时、访问时间**等总线性能指标。
2021-01-20 00:00:57
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原创 Xilinx AXI Interconnect相关知识汇总-AXI协议理解（三）
xilinx的IP核很多都用到了AXI总线进行数据和指令传输。如果有多个设备需要使用AXI协议对AXI接口的BRAM进行读写，总线之间该如何进行仲裁，通信？Vivado有一个叫做AXI Interconnect(RTL)的IP核，这个IP核可以实现上述功能。
2021-01-13 23:25:38
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原创 研读《AXI总线仲裁器的设计与实现》-AXI协议理解（二）
《AXI总线仲裁器的设计与实现》分析了 ARM AMBA3.0片上总线体系中 AXI 协议规范的关键特性，提出一个基于 AXI 协议的总线仲裁器的具体实现方案，并对设计进行了仿真验证，仿真结果表明了设计的正确性。主要描述了针对 3 个以下主设备和1个从设备的总线仲裁器，具有标准的 AXI总线接口，采用改进的轮询仲裁策略，满足多个设备公平拥有总线使用权的情况。
2021-01-12 23:51:50
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原创 常见的AXI总线仲裁器概述-AXI协议理解（一）
SoC 设计广泛采用共享总线式的片上通信，其中的仲裁器是共享总线的关键技术之一。AMBA AXI 总线协议以高性能、高频率的系统设计为目标，适合高带宽、低延迟的系统设计，可以达到高频率的操作而不需要复杂的总线桥，满足众多部件的接口要求，具备高度灵活的互联结构，并且向后兼容 AHB 和 APB 接口。
2021-01-11 23:22:50
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转载 Python办公自动化之应用xlrd和xlwt处理Excel-工具（六）
本文转载至[《Python办公自动化之Excel做表自动化：全网最全，看这一篇就够了！》](https://tangxing.blog.csdn.net/article/details/108182833)里面主要包括使用xlwt和xlrd对于Excel的处理，代码附带效果，处理方式全而实用。
2020-12-22 21:51:58
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原创 Clk Gating的verilog写法及简析-基础小知识（六）
clk gating主要用于低功耗，本文主要从verilog的使用方法上进行介绍，仅供参考。~~~
2020-12-20 17:15:17
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原创 功耗结构设计概念总结-FPGA学习笔记（八）
功耗是数字设计的主要物理特性之一，相比较于ASIC，FPGA是耗电的器件，不适合低功耗设计。本节讨论一般FPGA设计功耗最大化的技术。
2020-11-18 22:01:05
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原创 面积结构设计概念总结-FPGA学习笔记（七）
面积是数字设计的主要物理特性之一，讨论通过正确的拓扑结构减少面积的方法。针对面积的拓扑是尽可能最大程度的复用逻辑资源，设计更多追求总设计的提高，面积优化常常以流量（速度）为代价。
2020-11-15 14:03:28
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基于AXI总线的SoC架构设计与分析.pdf
2021-01-13
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