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RSS订阅原创 具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解
本文用于讲解xilinx IP 的dds ip examples（动态配置频率）的功能说明，方便使用者快速上手。本examples 是风中月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。例程的平台：1） 硬件平台：XC7Z020CLG484-22） FPGA开发平台：vivado2017.43） 可仿真
2024-01-14 10:37:29
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原创 xilinx系列FPGA基于VIVADO的pin delay列表生成说明
本文用于讲诉xilinx系列FPGA基于VIVADO的pin delay列表生成说明，以及一些注意事项，为FPGA设计人员探明道路。Pin delay 即FPGA内部die到pin的延时数据。
2023-12-01 16:38:01
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原创 CLK_CFG_AD9516时钟芯片（配置代码使用说明）
本文用于讲解CLK_CFG_AD9516例程配置代码的使用说明，方便使用者快速上手。
2023-11-13 16:52:51
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原创 ultrascale+mpsoc系列的ZYNQ中DDR4参数设置说明
本文用于讲诉ultrascale+mpsoc系列中的ZYNQ的DDR4的参数设置与实际硬件中的DDR选型之间的关系，为FPGA设计人员探明道路。
2023-11-13 15:04:23
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原创 GAD7980/CL1680/AD7980详解与开发说明
本文用于讲述GAD7980的功能与用法，以及其中一些参数的计算方法，用法时序，输出数值等等，便于后续沟通交流。GAD7980与AD7980/CL1680时序兼容，硬件兼容可以使用同一套代码。GAD7980是一款16位1MSPS SAR ADC，常用来采集电压信号。最大采样率为1MSPS，采用兼容的SPI接口进行数据输出，没有寄存器等配置，使用简单。
2023-07-04 09:54:17
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原创 yueyin uart ip 使用说明文档
本文用于讲解yueyin IP 的uart ip的功能，以及使用说明，方便使用者快速上手。yueyin_ip_uart是月隐编写的串口IP，实现串口（rs232/rs485/rs422）的底层收发时序，可灵活设置奇偶校验位，数据位的位宽等参数，收发指示信号明显好用。串口的协议为：1bit起始位，data W(8) bit 数据位，1bit停止位。
2023-06-19 16:07:59
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原创 AD9739配置解析与数据输出指南
由AD9739手册的Figure40 可知，数据的输入是双端口同时奇偶输入形式，即DB0输入计数时偶数的点，DB1输入计数时为计数的点。从数据连贯性顺序的角度看这类似于乒乓操作，即第0个数据给DB0端口，第1个端口给DB1端口，第2个端口给DB0端口，第3个端口给DB1端口，依此循环。因为AD9739是双端口数据输入，因此每个端口的数据速率为采样率的一半，加起来总的数据传输速率与采样率相等；因为AD9739是DDR数据输入格式，所以DCI与DCO的速率为单端口数据速率的一半，为采样率的1/4;
2023-04-27 22:03:00
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原创 LMK04828寄存器配置使用指导手册
本文用示例指导LMK04828的配置。LMK04828是TI的专为JESD204B设计的时钟芯片。LMK04828有两个VCO，其频率如下所示。
2022-09-15 17:55:31
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原创 AD9164配置与数据使用指南
本文用于说明AD9164的常规配置与数据来源配置说明。AD9164是ADI公司的一款高达12GSP的JESD204接口的DAC，数据位数16Bit。其功能框图如下所示： 由上图可知，AD9164的数据来源为serdes（8lane），寄存器配置为SPI接口。AD9164的配置SPI可选MSB first 或者LSB first，并且可选3线或者4线模式。默认的为MSB first 3线模式。其说明如下所示:且SPI的时序如下图所示：。
2022-09-15 17:49:50
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原创 AD9680配置与数据还原说明
本文用于说明AD9680配置与数据还原使用情况。本文以采样率1000MHZ为例说明AD9680的常规配置与数据还原过程。AD9680是ADI公司的一片14bit 采样率高达1GSPS的JESD204B接口的模拟转数字的转换器（ADC）。其功能框图如下。由上图可知，本芯片有2路输入，配置寄存器的方式为SPI。其SPI的配置时序如下所示。
2022-09-15 17:44:02
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原创 ZYNQ之IIC控制器详解与IIC寄存器配置例程说明
本文用于讲解ZYNQ中IIC的作用以及用例程说明IIC使用方法。ZYNQ说明：\1) ZYNQ分为PL侧与PS侧。\2) PL侧为逻辑部分，即常说的FPGA。\3) PS侧为软件侧，即常说的RAM侧。本文以ZYNQ-7000系列 xc7z045ffg676为例讲解IIC。使用开发工具：vivado 2017.4 ，SDK。本文例程简介：用ZYNQ的IIC配置ADV7611器件的寄存器配置。IIC用PS侧的资源，走EMIO即可引到PL端外接ADV7611芯片。然后使ZYNQ能接收外部输入的HDMI
2022-06-15 13:25:42
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原创 ZYNQ之EMIO详解与例程说明
本文用于讲解ZYNQ中的EMIO的作用以及使用方法。ZYNQ说明：1）ZYNQ分为PL侧与PS侧。2）PL侧为逻辑部分，即常说的FPGA。3）PS侧为软件侧，即常说的RAM侧。4）本文以ZYNQ-7000系列 xc7z045ffg676为例讲解EMIO。使用开发工具：vivado 2017.4 ，SDK本文例程：设置两个EMIO，第一个作为输出，点亮LED，第二个作为输入，输入KEY的电平。......
2022-06-09 17:52:52
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原创 ERROR: [BD 41-237] VIVADO使用BD时报错
1 概述本文用于记录vivado 使用BD时编译出现ERROR: [BD 41-237]的情况与解决方法。BD 是Block Design的简称。2 出现的问题当使用vivado 进行BD编译时出现[BD 41-237] Bus Interface property FREQ_HZ does not match between/M_AXIS_0(100000000) and /axis_dwidth_converter_0/M_AXIS(166666667)如下图所示：3 问题出现的原
2022-05-24 17:16:20
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转载 【Vivado那些事】如何查找官网例程及如何使用官网例程
有的时候需要查找一些官网的例程进行学习和参考，但是总感觉无从下手，今天就教大家怎么利用官网和Vivado的Documention进行相关的操作。不清楚使用哪些IP或者不清楚需要参考哪个文档首先点击Help–>Documention and Tutorials就可以打开XIlinx Documention浏览器了。打开后如下：主要分为：1、分类窗口；2、文件选择窗口；3、设置窗口；4、选择窗口；可以在3窗口进行搜索。假如现在我需要查找一下7系列FPGA中关于HLS的使用，那么我可以通
2022-04-11 15:21:18
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原创 基于xilinx的video-timing-controller ip设置与使用详解
本文用于记录xilinx FPGA中使用vivado开发工具时，video-timing-controller的设置与使用详解。这个IP主要是在与视屏时序相关的项目中会使用到，主要是以下几种场景：1） 视屏时序的检测；2） 视屏时序的产生；
2022-04-07 16:21:03
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转载 关于利用IBERT核对GTX收发器板级测试的原理与过程详解
IBERT（集成误码率测试仪）是xilinx为7系列FPGA GTX收发器设计的，用于评估和监控GTX收发器。IBERT包括在FPGA逻辑中实现的模式生成器和检查器，以及对端口的访问和GTX收发器的动态重新配置端口属性，还包括通信逻辑，以允许设计在运行时通过JTAG进行访问。IBERT工具用于对Xilinx FPGA芯片的高速串行收发器进行板级硬件测试。通过IBERT可以获取误码率，观察眼图，调节串行收发器的参数，从而有助于判断可能存在的问题，便于验证硬件的稳定性和信号完整性。
2022-03-02 11:10:35
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原创 UCF转XDC工具说明文档
本文用于讲解FPGA中的约束文件UCF转XDC格式工具的使用方法，方便使用人员的操作。UCF格式是ISE工具的约束使用文件，XDC格式是VIVADO工具的约束使用文件。而硬件在设计时一般是使用cadence设计的，cadence能直接导出UCF格式的管脚约束，不能导出XDC格式，这个时候ucf转XDC工具就很有用了。
2022-03-01 11:38:47
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原创 关于使用两个GTP/GTX出现[DRC RTSTAT-1]error（[route 35-54] critical warning）的问题详解
本文用于记录在用xilinx的FPGA时，使用VIVADO编译两个GTP/GTX IP时出现的[DRC RTSTAT-1]错误/[route 35-54]警告的问题，并说明问题原因与解决思路。使用的编译软件：vivado 2017.4使用的GTP IP：7 series FPGAs Transceivers Wizard
2022-02-25 15:12:56
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原创 ARINC818（FC-AV）协议详解
本文用于解析ARINC818的协议，方便代码的编写进行。ARINC818（航空电子数字视频总线，Avionics DigitalVideo Bus，ADVB） 是 航 空 电 子 委 员 会（AEEC） 于2007 年 1 月制定的视频接口标准，是专门针对航空电子视频系统设计制定的国际标准。ADVB 容器、按行组帧按行显示是 ARINC818 协议特有的数据传输模式。
2022-02-16 11:18:16
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原创 Xilinx FPGA GTX的DRP速率配置详解
本文用于讲解xilinx FPGA中的GTX的DRP的配置情况，用示例讲解配置过程。GTX 是FPGA的高速bank 信号模块；DRP即Dynamic Reconfiguration Port，动态重配置端口，允许动态修改设备的参数。
2022-01-24 17:58:57
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原创 xilinx FPGA的远程更新（动态加载）详解（Using a Microprocessor to Configure 7 Series FPGAs）
借用微处理器（简称MIC）配置FPGA的思路进行远程更新。虽然一般情况下MIC配置FPGA只是用于动态加载，即远程烧写bit临时调试，掉电后程序会丢失。但若是想将远程传输过来的程序（例如bin文件）写入MIC上挂的flash中，然后MIC再将flash中的程序写入FPGA，每次MIC上电后都会先把FLASH中的程序读取后传输去烧写FPGA，则就实现了掉电不丢失的远程更新功能。
2021-12-27 11:41:41
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原创 VGA时序描述
1 概述本文用于讲解VGA的时序，方便程序人员编写代码。2 VGA接口时序详解VGA 显示器扫描方式从屏幕左上角一点开始，从左向右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT 对电子束进行消隐，每行结束时，用行同步信号进行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐,开始下一帧。完成一行扫描的时间称为水平扫描时间，其倒数称为行频率；完成一帧（整屏）扫描的时间称为垂直扫描时间，其倒数称为场频率，即屏幕的刷新频率，常见的
2021-12-10 11:07:26
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原创 基于xilinx的tri-mode-eth-mac IP设置与使用详解
本文是关于tri-mode-eth-mac IP学习过程中的设置与代码使用详解，包括三速以太网的自适应设置，MDIO时序与配置、例程讲解，原理讲解等。tri-mode-eth-mac IP是FPGA做以太网设计时的MAC IP。它支持10/100 Mb/s, 1 Gb/s, 2.5 Gb/s, 或者10/100/1000 Mb/s自适应类型。支持RGMII、GMII、以及MII接口，支持全双工/半双工控制
2021-12-05 13:53:33
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原创 基于xilinx vivado的XADC IP设置使用详解
基于xilinx vivado的XADC IP设置使用详解目录1 XADC概述2 引用3 XADC 端口4 XADC IP设置5 IP的例程代码的使用6 Chanel输出值的含义即寄存器输出含义7 采集外部信号时需要的注意事项1 XADC概述Xilinx 7系列FPGA全系内置了一个ADC，称呼为XADC。这个XADC，内部是两个1mbps的ADC，可以采集模拟信号转为数字信号送给FPGA内部使用。XADC内部可以直接获取芯片结温和FPGA的若干供电电压（7系列不包括VCCO），用于监控FPGA内
2021-11-24 14:45:59
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原创 FPGA时序约束理论篇之时序路径与时序模型
**1. 时序路径**典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。对于所有的时序路径，我们都要明确其起点和终点，这4类时序路径的起点和终点分别如下表。①输入端口到FPGA内部第一级触发器的路径ChipA/clkrega/Dset_input_delay②FPGA内部触发器之间的路径rega/clkregb/Dcreate_clock③FPGA内部末级触发器到输出端口的路径regb/clkChip
2021-11-19 13:51:30
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原创 MicroBlaze程序融合fpga的bit并烧写入Flash方法
1.在 Settings->Bitstream 中选中 -bin-file2.在约束文件中添加1）SPI的约束如下：set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]set_property BITSTREAM.CONFIG.CONFIGRATE 33 [current_design]set_property CONFIG_MODE SPIx4 [current_design]2）BPI的约束如下：set_pro
2021-11-16 17:15:55
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原创 FPGA串口（UART）通信协议制定与设计思路详解示例
串口通信协议制定与设计思路详解1 概述本文用于描述规定的串口通信协议，以及传输内容。2 项目关于串口的要求a) 支持BIT自检，1路UART上报BIT信息；b) 1路UART接口,波特率可调，默认波特率为可达到3.125Mbps。3 功能分析支持BIT自检即需要串口自动上报BIT信息，即周期信息上报信息，本设计暂定为1s钟上报一次。支持波特率可调，在无其他接口控制的环境下，则需要通过串口下发来调整波特率。4 项目设计本项目串口设计支持收和发两个方向，BIT上报为1s一次。波特率可
2021-07-07 18:18:30
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原创 vivado在远程服务器上完成本地设备的程序烧写和调试(vivado远程调试)
vivado在远程服务器上完成本地设备的程序烧写和调试目录1 概述2 本地设置3 远程服务器设置1 概述本文用于描述FPGA开发过程中，使用远程服务器时，直接在远程服务器连接到本地设备进行程序的烧写和调试的过程。即运用场景为：代码在服务器上开发的，硬件板卡连接到的是本地电脑，但想在服务器中直接打开vivado对板子进行烧写程序和调试。2 本地设置在本地电脑中找到对应服务器中VIVADO版本的相应路径中的hw_server.bat文件，如下图所示。图 1 文件路径示例然后双击这个hw_ser
2021-06-17 16:21:36
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原创 CADENCE ORCAD原理图导出FPGA UCF的方法
1. 概述本文主要是描述CADENCE中的orcad原理图导出xilinx FPGA的管脚的方法。2. 步骤第一步，选择需要导出UCF的器件，之后鼠标右键选择“Export FPGA”,如下图所示：第二步，在弹出的界面选择相应的属性，点击ok后导出UCF，如下图所示：上图中标红位置说明：选择FPGA的厂商有xilinx与altera； FPGA所在的器件位置； 器件的所有bank还是单独bank； 选择语言的形式； 导出文件的格式,一般选择UCF； 导出..
2021-05-13 11:38:54
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转载 【高速接口-RapidIO】Xilinx SRIO IP 核详解
转载原文链接：https://www.cnblogs.com/liujinggang/p/10072115.html一、RapidIO核概述 RapidIO核的设计标准来源于RapidIO Interconnect Specification rev2.2，它支持1x，2x和4x三种模式，每通道的速度支持1.25Gbaud，2.5Gbaud，3.125Gbaud，5.0Gbaud和6.25Gbaud五种。 RapidIO核分为逻辑层（Logical Layer），缓冲（Buffer）和物
2021-02-23 14:50:53
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原创 基于xilinx vivado 的DDR3 IP核扩展IP FDMA 的使用详解
本文是关于FDMA ip的使用详解，主要从ip的设置与使用两方面介绍。FDMA 是 MSXBO(米联客的)基于 AXI4 总线协议定制的一个 DMA 控制器。 有了这个 IP 我们可以统一实现用 FPGA 代码直接读写 PL 的 DDR 或者 ZYNQ PS 的 DDR。通过这个 IP 我们可以方便地进行 AXI4 FULL MASTER 的操作，比如我们经常要读写 DDR，那么只要挂到 AXI4 总线上就可以利用这个 IP 实现。
2021-01-13 17:28:07
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原创 vivado常规操作之烧写bit文件_固化mcs文件_调试界面debug之ila与vio的操作
本文用于讲解VIVADO的常规使用功能，便于后续人员使用vivado进行调试与使用，包括bit文件的烧写、调试界面的ila与vio使用，mcs文件的烧写固化。
2020-12-21 16:47:39
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原创 AD9516/AD9517时钟芯片寄存器参数配置说明
本文用于以AD9516时钟芯片的参数配置说明为例，讲述时钟芯片AD9516/AD9517的参数配置以及寄存器值的来源。
2020-12-21 13:31:41
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原创 详解vivado网表文件DCP文件的封装生成、使用与注意事项
本文是用于记录vivado中当需要加密源代码时，封装生成DCP文件，与dcp文件的使用过程。以及一些生成使用DCP的注意事项。
2020-12-04 16:12:37
18650
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原创 MATLAB生成FPGA COE文件之XILINX FPGA滤波器系数
本文用于记录XILINX FPGA在使用FIR等滤波器时，滤波系数中的coe文件怎么用MATLAB直接生成过程。
2020-11-18 11:32:33
4360
原创 基于xilinx vivado的XDMA IP的使用详解
本文是关于XDMA ip的使用详解，主要从ip的设置与使用两方面介绍。包括：XDMA的IP设置；XDMA的IP参数选择；中断情况；例程模式；实际实例等方面。
2020-10-30 10:43:26
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原创 基于xilinx vivado的GTX/GTP ip核设置与例程代码使用详解
本文是用于总结xilinx VIVADO 中的GTX IP例程的学习成果。主要是从IP的设置,IP核的例程代码构成与引用两方面介绍GTX的使用情况。
2020-10-28 14:30:48
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原创 mysql高级之子查询，多表查询，外连接，集合操作，内部函数与数据控制_月隐学python第24课
目录⼀、⾼级1.1 ⼦查询1.2 多表查询1.3 外连接1.4 集合操作1.5 内部函数⼆、数据控制2.1 事务2.2 授权管理⼀、⾼级1.1 ⼦查询⼦查询嵌⼊到其他查询语句中查询语句，⼦查询只能出现在from， where、having中 ⼦查询不要⽤select *,exists除外 select title from forum wh...
2020-03-20 11:38:55
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原创 mysql练习_创建库与列表、增加列表信息、列表查询(包含多列表查询)_月隐学python第23课
目录一 、题目与设计二 、运行结果一 、题目与设计SHOW DATABASES;drop DATABASE student;create DATABASE student default charset = utf8;-- SHOW tables;use student;show tables;-- show create DATABASE student;--...
2020-03-18 20:17:50
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具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP examples （使用例程）
2024-01-14
Xilinx DDS IP频率控制字计算工具
2024-01-12
AD9516-cfg-demo（verilog hdl编写的FPGA驱动AD9516时钟芯片的案例代码）
2023-11-13
AD9739-DEMO FPGA逻辑例程代码(包括SPI配置以及oserdes接口输出代码)
2023-09-22
xilinx FPGA的约束文件UCF转XDC的工具 (更新版)
2023-07-12
CL1680/GAD7980/AD7980 cfg （verilog hdl）
2023-07-04
FPGA纯逻辑端的串口自编译代码IP：yueyin-uart-ip
2023-06-19
IIC_Register_hdmi_cs_mz7045fa(ZYNQ配置IIC寄存器例程代码)
2022-06-15
ZYNQ_EMIO_demo
2022-06-09
pg016 Video Timing controller LogiCORE IP Product Guide
2022-04-07
xilinx FPGA的约束文件UCF转XDC的工具
2022-03-01
AVIONICS DIGITAL VIDEO BUS (ARINC高速数字视频航空标准)
2022-02-16
xilinx GTX 用DRP接口配置linerate的计算表格
2022-01-24
Xilinx FPGA GTX的DRP（Dynamic Reconfiguration Port）的时序配置模块
2022-01-24
基于xilinx vivado 的DDR3 IP核扩展IP FDMA 的使用详解
2021-01-13
aurora 64B/66B ip 核设置与例程代码详解
2018-11-22
JESD204B的AXI时序分析（对比SRIO）
2018-09-22
FPGA中DDR3编译常见问题及处理方式
2018-08-19
论基于candence的组装清单做法
2018-02-04
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