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原创【Xilinx】时序约束学习 TIMING-2：基准时钟源管脚无效

基准时钟必须在时钟树的源时钟上定义。例如，源时钟可能是设计的输入端口。如果在逻辑路径中间定义基准时钟，时序分析准确性可能降低，因为它会忽略位于基准时钟源点之前的插入延迟，从而导致无法正确执行偏差计算。因此，最好不要在内部驱动程序管脚上创建基准时钟。否则可能导致硬件故障。

2024-04-18 11:58:54 268

原创【Xilinx】时序约束学习 TIMING-1：时钟修改块上的时钟波形无效

时序约束学习 TIMING-1：时钟修改块上的时钟波形无效：如果无需用户定义的生成时钟，请移除约束并改为使用自动衍生时钟。如果需要约束，请验证生成时钟约束与自动衍生时钟波形是否匹配，或者修改 CMB 属性以与期望的时钟波形相匹配。

2024-04-18 11:32:53 519

原创【Xilinx】FPGA中的HPI/O和HRI/O的说明（hpio hrio）

【Xilinx】FPGA中的HPI/O和HRI/O的说明（hpio hrio）

2024-04-09 15:06:50 550

原创【Xilinx】Vivado 修改了v文件、xdc文件后如何进行reload

【Xilinx】Vivado 修改了v文件、xdc文件后如何进行reload

2024-04-09 11:04:07 245

原创【Xilinx】[Chipscope 16-213] The debug port ‘u_ila_0/clk‘ has 1 unconnected channels (bits). This will

[Chipscope 16-213] The debug port 'u_ila_0/clk' has 1 unconnected channels (bits). This will cause errors during implementation.

2024-04-08 20:00:45 306

原创【Vitis】Vitis性能优化的开源库

Vitis™ 统一软件平台包括一组广泛的、性能优化的开源库，这些库提供了即开即用的加速功能，并且对现有应用实现最小化代码更改或零更改。

2024-02-18 22:30:12 1414

原创【INTEL（ALTERA）】错误（293007）：当前模块quartus_ipgenerate意外退出代码 0 终止。这可能是因为某些系统资源已耗尽

【INTEL（ALTERA）】错误（293007）：当前模块quartus_ipgenerate意外退出代码 0 终止。这可能是因为某些系统资源已耗尽

2024-02-16 22:55:35 549

原创【INTEL（ALTERA）】错误（112002）：无法以身份启动命令行“quartus_ipgenerate”6

错误（112002）：无法以身份启动命令行“quartus_ipgenerate”

2024-02-16 22:54:54 509

原创【INTEL（ALTERA）】为什么 MAX10 设备在上电时没有从 CFM0 加载图像，而CONFIG_SEL通过推荐的 10-K 欧姆拉低？

为什么 MAX10 设备在上电时没有从 CFM0 加载图像，而CONFIG_SEL通过推荐的 10-K 欧姆拉低？

2024-02-14 14:56:34 438

原创【INTEL（ALTERA）】内部错误：子系统：VPR20KMAIN，文件：/quartus/fitter/vpr20k/vpr_common/vpr_utils.cpp

内部错误：子系统：VPR20KMAIN，文件：/quartus/fitter/vpr20k/vpr_common/vpr_utils.cpp

2024-02-14 14:56:00 431

原创【INTEL（ALTERA）】为什么 Nios V/m EMIF 数据移动器设计示例的 JTAG 终端中的内存测试失败？

【INTEL（ALTERA）】为什么 Nios V/m EMIF 数据移动器设计示例的 JTAG 终端中的内存测试失败？

2024-02-13 19:38:56 421

原创【Vitis】Vitis HLS简介

Vitis™ HLS 工具允许用户通过将 C/C++ 函数综合成 RTL，轻松创建复杂的 FPGA 算法。Vitis HLS 工具与 Vivado™ Design Suite（用于综合、布置和布线）及 Vitis™ 统一软件平台（用于所有异构系统设计和应用）高度集成。

2024-02-13 19:38:26 1636

原创【INTEL（ALTERA）】为什么 PCI Express 的 P-tile Avalon Streaming FPGA IP 显示 RDC-50002 警告？

【INTEL（ALTERA）】为什么 PCI Express 的 P-tile Avalon Streaming FPGA IP 显示 RDC-50002 警告？

2024-02-11 21:25:27 410 1

原创【INTEL（ALTERA）】为什么altera FPGA主板测试系统报告power的电流读数高

【INTEL（ALTERA）】为什么altera FPGA主板测试系统报告power的电流读数高

2024-02-11 21:25:03 449

原创【INTEL（ALTERA）】内部错误：子系统：CUT，文件：/quartus/db/cut/cut_ffpll_loc_info.cpp

内部错误：子系统：CUT，文件：/quartus/db/cut/cut_ffpll_loc_info.cpp

2024-02-10 20:34:21 445

原创【INTEL（ALTERA）】内部错误：子系统： U2B2_CDB，文件： /quartus/db/u2b2/u2b2_re_to_tree_id_cache.cpp

内部错误：子系统： U2B2_CDB，文件： /quartus/db/u2b2/u2b2_re_to_tree_id_cache.cpp

2024-02-10 20:33:31 381

原创【INTEL（ALTERA）】Quartus：加载共享库时出错：libprotobuf.so.14：无法打开共享对象文件：无此类文件或目录

Quartus：加载共享库时出错：libprotobuf.so.14：无法打开共享对象文件：无此类文件或目录

2024-02-08 19:27:43 408

原创【INTEL（ALTERA）】当仅对“50GE-2”变体的 F-Tile 以太网英特尔® FPGA Hard IP应用硬重置时，为什么o_tx_serial[1：0] 引脚上没有输出数据？

当仅对“50GE-2”变体的 F-Tile 以太网英特尔® FPGA Hard IP应用硬重置时，为什么o_tx_serial[1：0] 引脚上没有输出数据？

2024-02-08 19:27:30 380

原创【INTEL（ALTERA）】为什么 Fitter 资源使用摘要中报告的 M20K 数量与最终放置中使用的数量存在差异？

为什么 Fitter 资源使用摘要中报告的 M20K 数量与最终放置中使用的数量存在差异？

2024-02-07 23:46:11 448

原创【Vitis】Vitis HLS2023不支持的功能特性

Vitis HLS2023不支持的功能特性

2024-02-07 23:38:25 854

原创【Vitis】基于C++函数开发组件的步骤

【Vitis】基于C++函数开发组件的步骤

2024-02-06 23:05:47 2027

原创【Vitis】HLS高层次综合的优势

i学习vitis入门

2024-02-06 22:57:53 507

原创【INTEL（ALTERA）】为什么在编译 HDMI 英特尔® FPGA IP设计示例 VHDL 变体时看到错误（13879）？

为什么在编译 HDMI 英特尔® FPGA IP设计示例 VHDL 变体时看到错误（13879）？

2024-02-05 22:17:01 445

原创【INTEL（ALTERA）】错误（22595）：英特尔 Quartus不支持“BDF”类型的实体“entity_path/entity_name”

错误（22595）：英特尔 Quartus Prime 软件不支持“BDF”类型的实体“entity_path/entity_name”。将 BDF 文件转换为 Verilog 或 VHDL 以继续提供支持。

2024-02-05 22:16:37 476

原创【INTEL（ALTERA）】为什么英特尔 Quartus Prime Pro Edition 软件版本 23.1 中的 DisplayPort FPGA IP 设计示例缺少音频数据包

为什么英特尔® Quartus® Prime Pro Edition 软件版本 23.1 中的 DisplayPort 英特尔® FPGA IP 设计示例缺少音频数据包和辅助数据包？

2024-02-04 15:47:18 423

原创【INTEL（ALTERA）】内部错误：子系统：PTI，文件：/quartus/tsm/pti/pti_delay_annotator.cpp

内部错误：子系统：PTI，文件：/quartus/tsm/pti/pti_delay_annotator.cpp

2024-02-04 15:46:47 408

原创【INTEL（ALTERA）】为什么在 HPS 引导优先模式下使用 hps_auto SOF 文件时 HPS 配置会失败？

为什么在 HPS 引导优先模式下使用 hps_auto SOF 文件时 HPS 配置会失败？

2024-02-03 20:44:12 360

原创【Vitis】Vitis HLS学习系列笔记：第一个例程

Vitis HLS学习系列笔记：第一个例程有干货，请注意查收：作为新手，跑例程大概率会遇到问题，这里记录几个问题，如果刚好你也遇到，一定会帮到你。笔者跑了好几个例程，精选了一个最全的。我的vitis版本2023.2，学习还得看最新的笔记，软件更新太快。

2024-02-03 20:43:41 2015

原创【INTEL（内部错误：子系统：CCLK，文件：/quartus/periph/cclk/cclk_gen7_utilities.cpp，未在只读原子pr_part上设置全局标志（iterm 错误）

内部错误：子系统：CCLK，文件：/quartus/periph/cclk/cclk_gen7_utilities.cpp，未在只读原子pr_part上设置全局标志（iterm 错误）

2024-02-02 18:03:11 363

原创【INTEL（ALTERA）】内部错误：子系统：QHD，文件：/quartus/comp/qhd/qhd_design.cpp

内部错误：子系统：QHD，文件：/quartus/comp/qhd/qhd_design.cpp

2024-02-02 18:02:06 407

原创【INTEL（ALTERA）】如何在 Windows 操作系统上设置 Design Space Explorer II 远程 SSH 场

如何在 Windows 操作系统上设置 Design Space Explorer II 远程 SSH 场

2024-01-31 19:17:37 906

原创【INTEL（ALTERA）】为什么Nios® V 应用程序项目构建失败，并且观察到“找不到 -lstdc++”消息？

为什么Nios® V 应用程序项目构建失败，并且观察到“找不到 -lstdc++”消息？

2024-01-31 00:06:45 372

原创【INTEL（ALTERA）】错误：*.onchip_flash_0：UFM 扇区不支持“隐藏”模式。请更新访问模式设置

错误：*.onchip_flash_0：UFM 扇区不支持“隐藏”模式。请更新访问模式设置

2024-01-30 19:30:15 477

原创【INTEL（ALTERA）】带有浮点单元（FPU） Nios® V/g 处理器在英特尔® Cyclone10 GX 设备中执行不正确的浮点运算

带有浮点单元（FPU） Nios® V/g 处理器在英特尔® Cyclone10 GX 设备中执行不正确的浮点运算

2024-01-30 19:28:56 574

原创【INTEL（ALTERA）】为什么 F-tile Serial Lite IV FPGA IP 设计示例会失败

为什么 F-tile Serial Lite IV FPGA IP 设计示例会失败

2024-01-29 18:31:10 490

原创【总线接口】3.常见总线、接口GPIO、I2C、SPI、I2S、Modbus

初接触硬件，五花八门的总线、接口一定会让你有些疑惑，我尝试用一系列文章来解开你的疑惑。

2024-01-29 18:24:20 1910

原创【INTEL（ALTERA）】为什么 niosv-download 实用程序无法下载 NiosV 处理器应用程序 ELF 文件

为什么 niosv-download 实用程序无法下载 NiosV 处理器应用程序 ELF 文件

2024-01-28 21:01:28 378

原创【INTEL（ALTERA）】JESD204C FPGA IP绑定硬件设计在连接过程中有时会失败

JESD204C 英特尔® FPGA IP绑定硬件设计在连接过程中有时会失败

2024-01-28 21:01:06 397

原创【INTEL（ALTERA）】为什么使用不同的 PC 时编程 .sof 失败并且 sof 二进制文件不同

为什么使用不同的 PC 时编程 .sof 失败并且 sof 二进制文件不同

2024-01-28 20:59:47 333

原创【INTEL（ALTERA）】为何在编译 F-Tile PMA/FEC Direct PHY 英特尔® FPGA IP 的设计示例时会看到错误

为何在编译 F-Tile PMA/FEC Direct PHY 英特尔® FPGA IP 的设计示例时会看到错误

2024-01-28 20:59:27 376

an919例程如何使用quartus设计助理提高结果质量的例程

优化设计的源代码通常是提高结果质量的首要也是最有效的技术。Design Assistant是一个方便的工具，可以让您更早地发现潜在的问题。Design Assistant运行有针对性的健全性检查，并在每个阶段提供指导，从而减少设计结束的总迭代次数。

2023-12-29

如何使用quartus设计助理提高结果质量，文档质量很高，认真看完很有帮助

优化设计的源代码通常是提高结果质量的首要也是最有效的技术。Design Assistant是一个方便的工具，可以让您更早地发现潜在的问题。Design Assistant运行有针对性的健全性检查，并在每个阶段提供指导，从而减少设计结束的总迭代次数。

2023-12-29

Intel Quartus Prime Standard Edition 用户指南-调试工具

1.介绍quartus调试工具组合 2.使用 System Console 分析和调试设计 3.调试收发器链路.. 4.使用 Signal Probe 的快速设计调试 5. 使用 Signal Tap 逻辑分析仪进行设计调试 7. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers) 8. 存储器和常量的在系统修改(In-System Modification of Memory and Constants) 9. 使用 In-System Sources and Probes 进行设计调试

2023-12-26

镜头的分辨率和镜头的MTF函数，以及高清摄像机镜头选择

镜头的分辨率和镜头的MTF函数，以及高清摄像机镜头选择目前百万像素高清摄像机已越来越多地应用于监控，有1百万像素摄像机、2百万像素摄像机、5百万像素摄像机。摄像机的像素高是图像清晰的一个方面，另一方面高像素感光元也要配以高分辨率的镜头才能使高清摄像机的能力得以体现。

2023-12-11

DDR3（L）官方提供功耗计算工具

DDR3（L）官方提供功耗计算工具包含DDR3 spec配置、config、system 、calcs、summary 可详细计算出不同部分的功耗

2023-03-21

vc++ 图像中值、二值化、腐蚀、求坐标程序

vc++ 彩色图像灰度化，中值、二值化、腐蚀、求坐标程序

2015-01-01

matlab生成动态gif 可直接运行

实例使用：第一步：图像数据_请导入到matlab.mat 第二步：运行matlab_out_gif.m内程序可以使用matlab内矩阵数据成像后做gif，也可以直接导入已有图片生成gif

2013-12-18

matlab生成动态gif图

matlab生成动态gif图，会直接保存到本地

2013-12-18

word2003使用动态gif图工具

word2003使用动态gif图工具 word2010以上不能用哦

2013-12-18

单片机温控程序

采用两点平均测温，自动检测温度，检测范围-55℃~120℃；当前两点温度和平均温度在LED显示管上实现循环显示；采用离散控制方式实现温度控制。

2012-08-04

vc++实现BMP图像读取、灰度化程序

vc++6.0下的BMP图像读取、灰度化程序

2012-05-21

异步串行通信下位机的FPGA设计与实现

本文介绍了如何使用FPGA来设计异步串行通信中的下位机，重点分析了FPGA中接收模块的设计要点，并且给出了仿真的时序图；同时给出了一种帧通信协议，介绍了微控制器软核PicoBlaze进行协议解释的处理流程。

2011-10-01

Verilog串口通讯设计

简单讲述了Verilog串口通讯设计的流程，并附有一段参考程序，供读者参阅

2011-09-12

空空如也

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