FPGA开发者-CSDN博客

原创 LCD1602 IP Core之verilog代码

下面是综合代码:`timescale 1ns/1nsmodule LCD1602( input clk,//100M input rst_n, //user interface input wr_req_cmd, input wr_req_data, output reg wr_cmd_done, output reg wr_data_done, input row, input [3:0] col, input [7:0] data

2020-12-27 20:13:08 306

原创 BMP280之IIC读部分的 verilog代码

读可以为1-3个读突发:module bmp280_rd( input wire sclk,//system clock 100MHz input wire rst,//system reset,active high input wire start,//starting signal for sending datas input wire[7:0] regaddr,//register address input wire[2:0] burst_len, output reg

2020-12-25 09:48:44 362

原创 BMP280之IIC写部分的 verilog代码

下面为写部分代码module bmp280_wr( input wire sclk,//system clock 100MHz input wire rst,//system reset,active high input wire start,//starting signal for sending datas input wire[7:0] regaddr,//register address input wire[7:0] data,//data to be send out

2020-12-25 09:30:38 297 1

原创 DHT11之Verilog 驱动代码

测试平台: Vivado 2018.3+Xilinx XC7A35TFGG484-2关于DHT11时序,优缺点网上很多,就不说了.话不多说了,直接上代码:代码有不懂的地方欢迎与我交流.微信1247652780// -----------------------------------------------------------------------------// Copyright (c) 2014-2020 All rights reserved// ----------------

2020-12-13 11:21:47 1230 3

AltiumDesignerSummer9和谐文件

AltiumDesignerSummer9

2012-05-17

最简单的12个proteus仿真

最简单的12个proteus仿真最简单的12个proteus仿真

2011-03-28

Altera® Quartus® II

Altera® Quartus® II 设计软件是适合可编程片上系统 (SOPC) 的最全面的设计环境。如果您以前使用 MAX+PLUS® II 软件、其它设计软件或 ASIC 设计软件，并且准备改用 Quartus II 软件，或如果您对 Quartus II 软件有了一些了解但想进一步了解它的功能，那么本手册非常适合您。

2011-03-19

altera+nios从入门到精通

altera+nios从入门到精通，带你进入altera+nios的天堂哦

2011-03-19

空空如也

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