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原创 AXI总线简介(2)

本文以Vivado RAM IP的读写为例,实战AXI总线。1.RAM IP配置在IP Catalog中选择Block Memory Generator.[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-2GHmFrQu-1609684566690)(C:\Users\75510\AppData\Roaming\Typora\typora-user-images\image-20210103110827819.png)]配置接口为AXI4-lite。配置位宽为32bit

2021-01-03 22:40:45 782

原创 AXI总线简介(1)

写作本文时,深深感受到很多英文难以用中文确切表达(上大学后语文彻底还给了老师),请读者遇到难以理解的词句,可以查阅原文。在xilinx的IP中,常用AXI总线来引出各个端口,AXI总线是ARM推出的,soc通用互联协议。三种AXI总线分别是:(1)AXI4:(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求,是面向地址映射的接口,允许最大256轮的数据突发传输;(2)AXI4-Lite:(For simple, low

2020-12-26 18:05:21 1326

原创 数字下变频 DDC

1.DDC(Direct Digital Controller)​ DDC即在数字系统中对信号进行下变频,实现从射频(中频)信号到基带信号的转变。模拟上下变频的系统框图如下:对于QAM等调制信号,通常有同相和正交两路基带信号,对应正弦和余弦两路同频载波,其模拟上下变频的系统框图如下:[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-aycG27wE-1608434952023)(C:\Users\75510\AppData\Roaming\Typora\typora-use

2020-12-20 11:37:36 24878 33

原创 挑战程序设计竞赛选读-归并排序

高等排序归并排序之前介绍的排序算法,如插入排序、选择排序具有高达O(N2)O(N^2)O(N2)级的复杂度,使它们在面对大规模输入时无能为力。归并排序利用分治思想,可将排序复杂度降低到O(nlogn)O(nlogn)O(nlogn)量级,大大加快了排序速度。基本原理:将一未排序序列归分为两个子序列,对子序列排序后,将他们按顺序合并,并对子序列递归进行上述过程。如何正确的合并两个已排序序列是归并排序的核心。复杂度:划分到最后一层时,可得NNN个单独元素,因此最多可划分至log2Nlog_2Nlog2​

2020-10-11 22:20:26 185

原创 挑战程序设计竞赛选读-选择排序

初等排序选择排序选择排序的基本思想是,在未排序序列中找到最小的那个元素,然后将它与未排序序列的首元素交换,如此以来,整个序列便逐渐归于有序。正确性:其正确性显而易见。复杂度:在排序过程中,主要耗时在寻找待排序列的最小元素上,且若待排序列元素个数为NNN ,则每次需进行N−1,N−2,…,1N-1,N-2,\dots,1N−1,N−2,…,1次比较,总的时间复杂度为N−1+N−2+⋯+1=N(N−1)2=O(N2)N-1+N-2+\dots+1=\frac{N(N-1)}{2}=O(N^2)N−

2020-10-10 23:25:38 1622

原创 挑战程序设计竞赛选读-插入排序

挑战程序设计竞赛选读一、初等排序1.插入排序插入排序是指将未排序序列分为已排序列和待排序列,通过将第一个待排序列的元素插入到已排序列的方式使整个序列逐渐全部有序。正确性分析:每次插入,都会使已排序列增长,待排序列减少,符合减而治之(decrease-and-conquer)的分析问题的原则。复杂度分析:在最坏的情况下(整个倒序),每次插入都会使其后的元素全部移动,当序列长为N时,需移动1+2+3+⋯+N=N(N−1)2=O(N2)1+2+3+\dots+N = \frac{N(N-1)}{2}

2020-10-09 23:33:04 117

原创 对复位信号,使能信号的一种滤波方法

对复位信号,使能信号的一种滤波方法在进行FPGA开发时,常有复位信号或使能信号,这种信号的特点是在一个特定时刻改变状态后,信号状态不会突变,而是要持续一段时间。为避免因外部因素引起的复位、使能信号的改变,可采用如下方法对其滤波:将信号打三拍,若信号在三拍内没有变化,则信号可以接收状态改变,否则信号保持原状态。代码及其仿真结果(采用HDLBits网站的在线仿真)如下:module top_module (); //testbench reg clk=0; reg rst_process_s

2020-07-23 19:18:34 861

原创 AOA(Angle of Arrival,到达角)定位算法及其误差分析的原理和MATLAB仿真

二站测向定位算法1.测向原理如图所示,有基站S1(x1,y1,z1),S2(x2,y2,z2)S_1(x_1,y_1,z_1),S_2(x_2,y_2,z_2)S1​(x1​,y1​,z1​),S2​(x2​,y2​,z2​),目标T(x,y,z)T(x,y,z)T(x,y,z)。图中关键角度可由基站坐标和目标坐标表示如下:{tan⁡β1=y−y1x−x1相对于站S1的方位角tan⁡β2=...

2020-06-14 17:52:24 31133 28

原创 TDOA的Chan算法求解及MATLAB实现

在博文到达时间差测量目标位置(TDOA)定位一文中,我们推导了Chan算法的数学原理。Chan算法可将TDOA中的求解多个双曲线的非线性方程求解,化为带参数的伪线性方程,可大大降低运算量。但在求解参数r0r_0r0​时,会存在无解,一个解,两个解三种情况。即Chan算法,存在不可定位和定位模糊的可能,在出现定位模糊时,需要我们引入新的时间差信息,对其中的一个伪解进行剔除。仿真图如下:下面给出...

2020-06-14 17:52:08 12086 13

原创 用MATLAB绘制TDOA的定位几何精度(GDOP)

在上篇文章中,我们详细推导了TDOA的定位几何精度,下面给出使用MATLAB软件将其可视化的代码。条件:已知站址,目标高度,时间差误差的方差,站址误差的方差。1.立体图:2.等高线:3.取出等高线中若干条:%% 条件 s0=(0,0,0) s1 = (-20,20,0) s2 = (20,20,0) s3 = (0,-20,0) H = 10km, td = 5ns, ts ...

2020-06-14 17:51:52 17214 28

原创 到达时间差测量目标位置(TDOA)定位

基本原理由数学原理可知,距离两个定点的距离差为常数的动点的轨迹为双曲线。而若要在三维空间里确定一个点,至少需要三个距离差,四个观测点。因此,利用TOOA定位,至少要有四个观测站。现有坐标为(x,y,z)(x,y,z)(x,y,z)的目标TTT,有M+1M+1M+1个观测站,其中有一个主站S0S_0S0​,MMM个副站SiS_iSi​,他们的坐标为(xi,yi,zi),i=0,1,⋅⋅⋅,M(...

2020-06-14 17:51:24 25963 17

原创 给出焦点和距离差使用MATLAB绘制双曲线

设两焦点分别为e1,e2e_1,e_2e1​,e2​,一个动点MMM满足到e1,e2e_1,e_2e1​,e2​的距离差为常数,即∣∣||∣∣myplot(-3,0,3,0,1)myplot(-3,0,4,5,1.5)myplot(-3,0,2,10,3)function myplot(x1,y1,x2,y2,d) %(x1,y1),(x2,y2)为焦点,d为距离差 functi...

2020-03-09 21:51:27 2146 2

原创 用vscode编写matlab

vscode已经过多次版本更新,在最新版vscode中试验(2019年5月23日,matlab版本为2018a),本文方法有效0.把 .m 拓展名关联至matlab,并且 vscode默认以utf -8 读取保存代码,而matlab 的中文版默认使用GB2312读取保存代码,这会造成vscode 和 matlab 的 中文乱码问题,为此,我们对vscode 进行设置,使它在打开和保存.m文件时...

2018-09-09 22:42:08 31934 33

CyclicCodeFinal.zip

信息论与编码理论实验代码,基于Altera FPGA的(7,3)循环码的verilog实现。使用Quartus13.1开发。

2019-06-28

串口通信,自写

用C#写的串口通信小程序,源码,可调试。使用vs2017。

2018-05-20

verilog 语言快速入门,维基百科介绍

由维基百科生成,简单,明了,适合verilog的快速入门。

2018-04-10

Xilinx ego 1 开发板 中文说明

Xilinx ego 1 开发板官方中文说明,帮助您快速了解。

2018-04-10

空空如也

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