qq_36613247的博客

原创 矩阵按键行列反转扫描法

51单片机 | 矩阵键盘行扫描————————————————————————————————————————————分类： 按结构原理分： 触点式开关按键 无触点开关按键 接入方式 独立式按键 矩阵式键盘 ————————————————————————————————————————————矩阵式键盘识别方法（行扫描法） 检测列线的状态...

原创 xilinx GTX 时钟详解

GTX/GTH Transmitter包括一个TX缓冲器和一个TX相位校准电路，以解决XCLK和TXUSRCLK域之间的相位差异。所有的TX数据路径必须使用TX缓冲器或TX相位对准电路。GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。RX/TXPLLREFCLK：选中，RX/TXOUTCLK由参考时钟生成，否则选择合适的RX/TXOUTCLK。下面一堆选项具体配置可看图。Tx off: 选择此选项将禁用收发器的TX路径。

原创 V-By-One 详细协议介绍

V-by-One内嵌时钟传输，低压差分信号传输，不需要独立的时钟信号，可以有效减少EMI辐射。V-by-One采用CML逻辑电平传输，恒流源为16mA，原理架构如下。

原创 keil如何查看变量的实时值

进入仿真之后，要选择view菜单下的 periodic window update，然后点击全速运行，也可以看到变量的值。如下图：vu16类型 就是volatile unsigned short int类型。局部变量在全速运行过程中观察不到，只有程序暂停时才能看到局部变量值。方法二：将局部变量改为全局变量，这样全速运行时也能看到变量值变化。如下图，可以看到变量i j k在main()函数外面。想要在全速运行时就能看到局部变量值的变化有两种方法。方法一：将局部变量声明为volatile类型。

原创 STM32大小端模式测试

/大赋值小，出问题。

原创 数据传输中的成帧

发送器提供一种方法以告诉接收器数据块开始和结束的位置:使用帧的优点是数据被分成可恢复的区块并且可以很容易地检查这些区块是否被破坏。传输过程中的故障会破坏某些帧。只有丢失的帧而不是整组数据需要重新传输。“错误检测和纠正”中论述了错误的检测和纠正。帧是一系列标准化的数据位，是网络通信的基本单元。它的一般格式为一个标题和一个数据有效荷载区。尽管数据区是可变的,帧的大小则通常是固定的。大多数数据链路网络使用大小可变的帧,这种帧有优点(更有效地使用网络)也有缺点(不可预测的信息流以及不能提供高质量的服务)。以太网帧(

原创 Verilog 避免 Latch

Verilog 避免 Latch

原创 竞争与冒险 毛刺

小结一般来说，为消除竞争冒险，增加滤波电容和逻辑冗余，都不是 Verilog 设计所考虑的。计数采用格雷码计数器，大多数也是应用在高速时钟下减少信号翻转率来降低功耗的场合。利用触发器在时钟同步电路下对异步信号进行打拍延时，是 Verilog 设计中经常用到的方法。除此之外，为消除竞争冒险，Verilog 编码时还需要注意一些问题，详见下一小节。在编程时多注意以下几点，也可以避免大多数的竞争与冒险问题。...

原创 Verilog 状态机

Moore 型状态机Moore 型状态机的输出只与当前状态有关，与当前输入无关。Mealy 型状态机Mealy 型状态机的输出，不仅与当前状态有关，还取决于当前的输入信号。

原创 Verilog 过程连续赋值

Verilog 过程连续赋值

原创 命名块 verilog

命名的块中可以声明局部变量，通过层次名引用的方法对变量进行访问。

原创 verilog 并行块实现

verilog 并行块实现

原创 Verilog 时序控制

时延控制（#），事件触发（@），边沿触发（posedgeornegedge），电平触发（wait）

原创 流线线使用阻塞还是非阻塞

流线线使用阻塞还是非阻塞

原创 Verilog 过程赋值 区别 详解

Verilog 过程赋值 详解

原创 verilog REG 寄存器、向量、整数、实数、时间寄存器

verilog REG 寄存器、向量、整数、实数、时间寄存器

原创 Verilog 线型wire 种类

1.Nets（网络连线）：由模块或门驱动的连线。驱动端信号的改变会立刻传递到输出的连线上。例如：下图，selb的改变，会自动地立刻影响或门的输出。连接（Nets）类型变量的种类：类型 功能 wire,tri 对应于标准的互连线（缺省）supply1, supply2 对应于电源线或接地线wor, trior

原创 Verilog 数据类型

Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 "Z"。举例如下：wire interrupt ;wire flag1, flag2 ;wire gnd = 1'b0 ; 线网型还有其他数据类型，包括 wand，wor，wri，triand，trior，trireg 等。这些数据类型用的

原创 Verilog 表达式

Verilog 中提供了大约 9 种操作符，分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。

原创 verilog 等价操作符

等价操作符包括逻辑相等（==），逻辑不等（!=），全等（===），非全等（!==）。等价操作符的正常结果有 2 种：为真（1）或假（0）。逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为不确定值。全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。所以，全等比较的结果一定不包含 x。举例如下：A = 4 ;B = 8'h04 ;C = 4'bxxxx ;D = 4'hx ;A == B //为真A == (

原创 verilog 移位操作符

移位操作符包括左移（），算术左移（）。移位操作符是双目操作符，两个操作数分别表示要进行移位的向量信号（操作符左侧）与移动的位数（操作符右侧）。算术左移和逻辑左移时，右边低位会补 0。逻辑右移时，左边高位会补 0；而算术右移时，左边高位会补充符号位，以保证数据缩小后值的正确性。移位有时候还可以代替乘除法。A = 4'b1100 ;B = 4'b0010 ;A = A >> 2 ; //结果为 4'b0011A = A ...

原创 Verilog 拼接操作符号

拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。拼接符操作数必须指定位宽，常数的话也需要指定位宽。例如：A = 4'b1010 ;B = 1'b1 ;Y1 = {B, A[3:2], A[0], 4'h3 }; //结果为Y1='b1100_0011Y2 = {4{B}, 3'd4}; //结果为 Y2=7'b111_1100Y3 = {32{1'b0}}; //结果为 Y3=32h0，常用作寄存器初始化时匹配位宽的赋初值...

原创 verilog 归约操作符

一、归约操作符包括： 归约与（&），归约与非（~&），归约或（|），归约或非（~|），归约异或（^），归约同或（~^）。二、归约操作符结果 归约操作符只有一个操作数，它对这个向量操作数逐位进行操作，最终产生一个 1bit 结果。三、和其他不同 逻辑操作符、按位操作符和归约操作符都使用相同的符号表示，因此有时候容易混淆。区分这些操作符的关键是分清操作数的数目，和计算结果的规则。1.逻辑操作符主要有 3 个：&&（逻辑与）, ||（逻辑或），!（逻辑非）。2.按位操作符

原创 Verilog 大小端以及 +：使用

module test; reg [7:0] vect_1; reg [0:7] vect_2; initial begin vect_1 = 'b0001_1010; vect_2 = 'b0010_0010; $display("vect_1[3] = %b, vect_2[3] = %b", vect_1[3], vect_2[3]); $display("vect_1[7:0] = %b, vec

原创 乘法器设计（流水线）verilog code

乘法器设计（流水线）verilog code

原创 一般乘法器设计，verilog code

一般乘法器设计

原创 Verilog 实现序列检测包

实现序列检测包

原创 Verilog 异步FIFO设计

Verilog 异步FIFO设计

原创 Verilog 流水线乘法器设计

Verilog 乘法器流水线设计

原创 Verilog 一般乘法器设计

一般乘法器设计

原创 generate for 和 for 区别

module gen_for_module(input [7:0] data_in,output [7:0] data_out);// 1. 必须使用 genvar 声明循环变量// begin后面必须起个名字genvar ii;generate for(ii = 0; ii < 8; ii = ii+1)begin : aaa_iassign data_out[ii] = data_in[7-ii];endendgenerateendmodulemodule gen_for_mod

原创 FPGA 可以双目以及单目运算

奇偶校验

原创 小转大，非整数倍数数据位宽转换电路代码

`timescale 1ns/1nsmodule width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out ,...

原创 四选一多路器

`timescale 1ns/1nsmodule mux4_1(input [1:0]d1,d2,d3,d0,input [1:0]sel,output[1:0]mux_out);//*************code***********// reg [1:0]mux_out_r; always@(*)begin case(sel) 2'b00:mux_out_r<=d3; 2'b01:mux_out_r&l...

原创 6800接口数据建立时间保持时间

/RES、 DB0~DB7、 Ｄ/Ｉ、 CS这些信号都一样，6800有两个信号：E：使能信号 R/W读写控制(1:读, 0:M写)这两个信号替代了8080的 WR 和 RD 信号。二．基本操作LCD1602的基本操作分为四种：1.读状态：输入RS=0，RW=1，E=高脉冲。输出：D0—D7为状态字。2.读数据：输入RS=1，RW=1，E=高脉冲。输出：D0—D7为数据。3.写命令：输入RS=0，RW=0，E=高脉冲。输出：无。4.写数据...

原创 8080接口数据建立时间保持时间

8080接口通常有这些信号：/RES：复位 DB0~DB7：双向数据 Ｄ/Ｉ：数据/指令选择（1:数据读写,0:命令读写） CS：片选信号 /WR：写入数据控制信号 /RD：读入数据控制信号

原创 SPI数据建立时间保持时间

建立时间和保持时间相对于时钟而言

原创 IIC 数据建立时间保持时间

原创 DDR3 带宽以及位宽计算

DDR3的物理位宽是32bit的，DDR3跑的时钟频率是400MHz, 又因为是上下沿都采样，所以带宽应该为：400MHz*2*32bit=800MHz * 32bit。那么MIG控制器的读写数据端口的位宽是多少呢？也就是app_wdf_data 和app_rd_data的位宽是多少呢？答案是：256bit。 怎么算出来的呢？800MHz * 32 bit = 100MHz *32*8bit, 所以是32*8=256bit。...

原创 AD 原理图导出引脚和对应网络标号操作

当处理fpga管脚网络较多 同时fpga工程师需要对应的网络管脚导入到赛灵思的编译器VIVADO里面如图操作 选中FPGA的其中一个Part； 右键–>Part Actions --> Configure Pin Swapping；（汉化：部分操作-->引脚交换） 在“Pin Swapping”页，“Ctrl+A”，再“Ctrl+C”； 将其粘贴到Excel文件中； 删除多余列，并通过EXCEL表格筛选功能将VCC和GND相关的引脚删除（因