北枫凉的博客

原创 PMSA Memory Model--1 Overview

memory访问控制 overview

原创 1 CPU实现的基本框图

RISC-V实现的基本模块描述及其模块接口

原创 0 RISC-V设计楔子

RISC-V CPU设计

原创 异步FIFO设计

异步fifo

原创 Project1：Boolean Logic

CPU设计的基础章节，熟悉Boolean Logic，以及使用基本的与非门，搭建常见的门电路

原创 make && makefile

make&&makefile常见使用场景

原创 vim-gvim使用教程 && 常用配置

vim&gvim使用

原创 tcsh常用配置

tcsh配置

原创 vim-gvim使用教程 && 常用配置

vim-gvim使用

原创 Chapter6：Atomic Accesses

AXI的原子访问

原创 Chapter4：Addressing Options

AXI协议transfer地址得计算

原创 Chapter5：Additional Control Information

AXI协议对cache得支持

原创 vivado闪退或者message无显示

vivado出现闪退或者message不显示error

原创 Ubuntu16.04左侧图标以及上面窗体消失

1 安装Vmware Tools，主机和虚拟机都重启2 apt-get updata upgrade ,reboot重启之后发现发现没有菜单栏和图标栏2.1 尝试解决1https://www.csdn.net/tags/MtjacgwsMDA3NzctYmxvZwO0O0OO0O0O.html在运行如下语句的时候sudo apt-get install ubuntu-desktop --reinstall出现如下错误：E: 错误，pkgProbl...

原创 同步fifo设计

目录1 双端口RAM设计1.1 FIFO中的数据存储1.2 双端口RAM的verilog实现2 同步FIFO设计2.1 FIFO空满信号的产生2.2 同步FIFO的verilog实现1 双端口RAM设计1.1 FIFO中的数据存储大量数据的存放不是使用reg，而是使用mem去存储。fifo使用双端口RAM存储数据：即输入端口和输出端口是独立的。1.2 双端口RAM的verilog实现下面为双端口RAM的verilog实现：module dual_po

原创 vivado配置vs code编辑器

vivado版本2018.3，其它版本差不多的操作图标右键桌面属性找到文件位置复制到vivado之后，注意添加后面的内容D:\Microsoft VS Code\Code.exe -g [file name]:[line number]双击要打开的文件，即可通过vscode打开参考内容：https://blog.csdn.net/qq_38791897/article/details/88806037https://blog.csdn.net/qq_3949

原创 FPGA学习-RAM IP

vivado创建RAM IP核功能创建RAM IP核单端口配置宽度0~31数据的读写

原创 modelsim使用第三方编辑器VS code

windows环境下参考链接：https://blog.csdn.net/jie242424/article/details/106711655

原创 modelsim的基本使用

目录1 修改当前工作目录2 新建库1 修改当前工作目录存放路径D:\modelsim_workspace\test22 新建库点击OK会出现空的work library库3 新建工程只需要添加项目名称，其他默认就好，点击OK，其中项目定位就是工作目录4 添加设计和仿真文件添加设计文件屏幕右键单击双击文件进行编辑module adder(cout,sum,cin,ain,bin); input ain,bin.

原创 集成Cortex-M0内核-- Integration and Implementation Manual手册学习

根据使用场景，配置并集成一个Cortex-M0的内核，暂时不涉及的实现的部分阅读手册参考文献：Cortex™ -M0 Revision: r0p0Integration and Implementation Manual

原创 IOBUF的使用

主要是输入输出方向的问题参考博客IOBUF的使用【FPGA】xilinx IOBUF的用法

原创 busmatrix的配置生成

参考链接另外还需要生成built文件夹

转载 WSL的安装与使用

WSl安装wsl的使用：windows下进入控制命令符，输入bash,之后cd /mnt/文件名，就可以输入命令啦

原创 对样例SoC集成example salve模块

已经了解了，CortexM0只有一个AHB-lite master，没有bus matrix接下来还需要弄清decoder和AHB-lite的关系IP设计interface设计地址分配总线互联目录AHB协议bus interconnectionCMSDK提供的IPAHB emample slave需要改动的地方decoder：产生一个sel信号AHB salve multiplexer：反馈给master具体步骤理解cmsdk example sl

原创 CortexM3与CortexM0的bus matrix

以下都是自己的理解，如有错误希望大家指正，感激不尽~目录Cortex M0处理器内部的bus matrix处理器外部的busmatrixCortex M3处理器内部的bus matrix处理器外部的bus matrixCortex M0处理器内部的bus matrixThe processor contains a bus matrix that arbitrates the processor core and optional Debug Access Po

原创 时序约束——2 专用时钟引脚

专用时钟引脚（全局时钟引脚）外部晶振需要接到全局时钟引脚上参考文献:专用时钟管脚的一点应用心得FPGA的时钟的接入要考虑哪些因素？能从非专用时钟引脚接入吗？FPGA专用时钟引脚常见错误提示*******************************************************************************需要如下修改set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets NETS_NA

转载 时序约束——2 FPGA全局时钟系统的设计

在使用QuartusII设计Altera的FPGA时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动IP核生成PLL，配置PLL的输出为期望频率即可。可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。一、时钟网络与全局缓冲　　在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。以

原创 时序约束——2 全局时钟资源

前面介绍了什么是时序约束，时序约束——1 什么是约束接下来介绍全局时钟资源FPGA器件的时钟信号源一般情况下，FPGA器件内部的逻辑会在每个时钟周期的上升沿执行一次数据的输入和输出处理，在两个时钟上升沿执行一次数据的输入和输出处理，在两个时钟上升沿的空闲时间里，则可以用于执行各种各样的复杂的处理。如果一个复杂耗时的运算过程，可以切割成几个耗时较少的运算，在多个时钟周期完成。所以时钟信号是必不可少的。FPGA器件的时钟信号源一般来自外部，通常使用晶振产生时钟信号。一些规模较大的FPGA器.

原创 时序约束——1 什么是约束

约束或者说时序约束就是让EDA工具按照你的要求进行综合，布局布线举个栗子：1、FPGA的引脚约束set_property IOSTANDARD LVCMOS33 [get_ports {P0[0]}]set_property PACKAGE_PIN J15 [get_ports {P0[0]}]将FPGA设计 P0[0] pin，绑定到开发板的J15（假设J15是一个GPIO）。什么意思呢？我想让芯片p0[0] pin绑定到开发板的J15管脚，你给我产生这样的布局布线。布局布线的时

原创 时序约束——2 时钟约束（生成时钟）

时钟约束的不同情况一、输入时钟输入管脚CLK 差分时钟 GT或恢复时钟二、PLL衍生时钟三、分频时钟一，输入时钟1.输入管脚clk这是最常见的一种情况，开发板上，晶振过来的时钟，都是clk直接输入管脚进来的2 差分时钟3 GT或恢复的时钟高速串行总线，在发送数据的时候不会发送时钟，需要从发送的数据当中恢复出时钟（需要一个IP）二、PLL衍生时钟三、自己分频的时钟时钟管理单元MMCM，PLLIBUF和BUFG时钟约束是什

原创 时序约束——1 时序约束的步骤

原创 2021-04-28

原创 第二章 硬件实验平台及FPGA设计流程

《CPU设计实战》——机械工业出版社，汪文祥介绍使用的硬件平台，以及FPGA的开发流程2.1 硬件实验平台本地平台：购买配套的试验箱远程平台：龙芯计算机系统能力培养远程实验平台

原创 第一章 CPU芯片研发过程概述

介绍业界研发CPU芯片的大致过程1.1 处理器和处理器核处理器，准确来说应该是处理器芯片。现在的处理器芯片已经不再是传统意义上的：运算器+控制器，而是一个片上系统（SoC），处理器核只是片上系统的一个核心IP。现在的处理器芯片中：通常包含处理器核，高速缓存，内存控制器，总线接口，等等1.2 产品的研制过程芯片定义：指定芯片的规格（芯片spec） 芯片设计：硅片设计和封装设计（主要关注硅片设计） 芯片制造：设计好之后，就要送到foundry（代工厂）加工制造，（晶圆） 芯片测封：先对

原创 前言

书本的前言，告诉我们能学到什么，以及书本的内容安排能学到什么能学习到从零开始一步步设计出一个入门级别的CPU 掌握哪些知识 遵守哪些设计原则 规避哪些设计风险 使用哪些开发技巧这些都是一线工程师的宝贵的经验，值得我们去借鉴学习~内容安排书本组织成三个部分第一部分，介绍业界进行CPU研发的过程，以及硬件/云端平台、FPGA设计、Verilog等CPU设计中必要的基础知识。第二部分，从设计一个简单的单周期CPU开始，逐步引入流水线设计，添加异常和中断的支持，并完成AXI总线

原创 三态门——概念，作用，原理

介绍一下三态门的概念、作用、原理三态门的概念三态门是指逻辑门的输出有三种状态：高电平状态、低电平状态、高阻状态。其中，高阻状态相当于隔离状态（因为高阻状态电阻很大，相当于开路）通常三态门有一个EN使能控制端，用于控制门电路的通断（即通过EN使能控制，处于高阻态就是电路断开，非高阻态就是电路导通）现如假设EN高电平有效，当EN=1时，门电路导通，三态门电路呈现正常的 0 或 1 的输出；（电路导通）当EN=0时，门电路断开，三态门电路给出高阻状态的输出；（电路断开）三态门.

原创 SoC设计中的知识点扫盲

一些常见的知识点ps和pl的区别PS:处理系统 （Processing System) , 就是与FPGA无关的ARM的SOC的部分。PL:可编程逻辑 (Progarmmable Logic), 就是FPGA部分。之所以叫PL，而不是叫FPGA，原因可能是考虑到让搞软件不要看了以后望而生畏。对于ZYNQ，往大里说，就是两大功能块，PS 部分和 PL部分axf文件...

原创 使用M0 DesignStart 的样例SoC(example system) - 7 样例SoC功能分析

之前只是对样例SoC走了一遍流程，但是还不知道其能完成什么功能。现在对CMSDK包提供的SoC分析，地址映射是什么样的；System controler系统控制；I/O pin；中断和异常，以及时钟等目录样例SoC架构memory mapAHB memory mapAPB memory mapI/O pin参考内容：Arm® Cortex® -M0 and Cortex-M0+ System Design KitExample System Guide样例S...

原创 使用M0 DesignStart 的样例SoC(example system) - 6 Cortex-M0 编程模型

介绍Cortex-M0的编程模型，主要是经常会用到的一些知识目录Cortex-M0 内核的接口内核寄存器memory map参考资料：Cortex™ -M0Technical Reference ManualCortex™ -M0 User Guide Reference MaterialCortex-M0 内核的接口内核寄存器memory map...

原创 使用M0 DesignStart 的样例SoC(example system) - 5 keil+jlink调试

现在的情况是SoC已经能够使用VCS仿真（确保核能够运行起来），也能够FPGA上板那么如何对程序进行调试呢？就是使用keil+jlink的调试方式