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RSS订阅原创 8B/10B编码原理详解、Verilog实现及在JESD204B中的应用
1.8B/10B介绍及应用8B/10B编码的目的是防止串行的数据出现长时间的连0连1，因为这会使得信号直流电压不稳定，换句话说就是 keep DC-balance；另一个目的是提供给接收端‘清晰的边界’：接收端能在串行数据流中确定某个10B的起始边界；而且接收端还能判断数据是否出错，能检错不能纠错。值得一提的是，除了检错外，还有上述前2个功能的是扰码：scramble，扰码没有冗余比特出现，基本原理是使用线性反馈移位寄存器LFSR实现，这里不做详细介绍哈。8B/10B编码广泛应用于串行数据总线
2020-07-26 22:37:20
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原创 AHB5与APB4对之前版本AHB2与APB2的升级比较——AMBA协议阅读笔记
目录1.AHB2 to AHB52.APB2 to APB4AMBA：Advanced Microcontroller Bus ArchitectureAHB：Advanced High-performance BusAPB：Advanced Peripheral Bus下面放一张讲座的PPT资料，展示AMBA家族的发展历程（截止2019）。图1 AMBA演进历程可以看到，目前最新的为AHB5与APB4，我之前接触到的是AHB2，APB2，其实新版本的内容与老版本整体.
2020-05-17 19:03:38
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原创 IIC协议原理以及主机、从机Verilog实现
1.原理以及主机实现原理可参考【接口时序】6、IIC总线的原理与Verilog实现，原理讲的很详细，其中也给出了IIC主机的实现思路以及Verilog，包括写数据与读数据的过程，分为两个module。但没有给出从机的Verilog实现，因此我按照其思路设计了相应的从机且为一个module内实现主机的写数据与读数据请求，另外我也将主机的写数据与读数据的合并为一个module。iic_mast...
2020-03-21 17:46:46
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原创 带通采样（欠采样）原理以及其在ADC中下变频的应用
目录包含工程中的实际应用举例。1.带通采样的原理2.如何确定带通采样后的频谱中心位置，以进行下变频1.带通采样的原理射频信号频率高，带宽有限，直接奈奎斯特采样难度大。采样的目的是无失真的恢复信号频谱，采样后信号频谱周期延拓，只要保证延拓后的频谱不叠加即可恢复原始信号频谱。其原理如下图[1]:图1 带通采样原理2.如何确定带通采样后的频谱中心位置，以进行下变频...
2020-03-21 16:30:53
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原创 《浪潮之巅》第三版读书总结--了解过去，才能把握未来（三）
文章目录信息产业的规律70-20-10定律诺维格定律基因决定定律硅谷的摇篮--斯坦福大学纽曼加洪堡的教育模式创业的孵化器科技公司的吹鼓手--投资银行定义与作用华尔街与美国的金融体系著名的投行：高盛与摩根斯坦利高盛摩根斯坦利科技公司的上市过程华尔街左右并购的举例Google的成功之道上市早期岁月的创始人、核心技术与商业模式、公司文化（TGIF）公司作风--不作恶；用人--英雄主义与群众路线及秘密军团...
2020-01-06 11:50:41
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原创 Xilinx 7 series设计单元Buffer与IO——BUFG、IBUFG、IBUFDS_GTE2等
目录概述BufferIO参考文献概述FPGA里面有2种电路的基本设计元素primitives 原语：是设计的基本单元，例如缓存BUF，D触发器FDCE，macros 宏：由原语或者宏组成，例如FD4CE就是4个FDCE组成。但是不同的FPGA芯片会有不同的设计资源。我们编写的Verilog通过综合之后就是映射成了原语与宏的电路组合。因此Verilog与原语或宏的...
2019-12-28 23:14:40
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原创 AXI4-lite总线读写Verilog可综合设计——可用于JESD204核配置
目录AXI4系列总线简介AXI4-lite总线通道信号时序要求读写的时序图写时序的可综合程序读时序的可综合程序JESD的AXI配置调试心得AXI4系列总线简介Advanced eXtensible Interface (AXI)是ARM的Advanced Micro controller Bus Architecture（AMBA）总线的一部分，第一个版本...
2019-11-30 20:23:46
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原创 跨时钟域信号处理(二)——异步fifo的Verilog实现(附同步fifo的实现)
需要回答几个问题：1.什么是异步FIFO，异步FIFO有什么功能？2.异步FIFO的写满与读空信号如何正确产生，利用了什么技巧？3.在产生写满与读空信号时需要进行跨时钟域，设计是如何处理的？4.解释跨时钟域产生的写满与读空信号其实是比较保守的：满而非满，空而非空。上诉问题的答案在异步fifo的设计(FPGA)里面讲的很清楚。Verilog设计：比较精简的代码建议看：异步FI...
2019-11-03 16:24:25
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原创 FPGA芯片的资源组成介绍——以Xilinx的7系列为例
目录1.主要的资源是 configurable logic block （CLB）与布线资源2.存储资源BlockRAM ：BRAM3.运算单元DSP48E14.IO Banks ：IO Bs5.Mixed-Mode Clock Manager：MMCM和PLL6.高速串行收发器 GTX/GTH/GTY Transceiver等7.PCI-E模块例子：1.主要的...
2019-10-30 20:57:34
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原创 Verilog实现偶数、奇数、半整数、分数（小数）分频，画电路图用D触发器实现分频
目录1.偶数分频2.奇数分频3.半整数分频4.分数（小数）分频参考资料：通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。1.偶数分频Verilog：N为偶数，使用一个计数器循环0-(N-1)进行计数，在N/2-1与N-1分别将输出取反，即完成了N分频。若果采用D触发器画出分频器，单个D触发器的反...
2019-10-30 11:19:43
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原创 Verilog实现状态机与状态机经典示例——序列检测器、自动饮料售卖机
状态机在Verilog设计中普遍采用，设计状态机的方法是先利用表格写出状态，然后进行状态化简，且建议使用mealy状态机，这样使得设计出的状态机精简。
2019-10-19 22:57:39
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原创 数字逻辑代数基础——基本定理、公式与卡诺图化简法、格雷码、LSFR等
复习一下数字电路，下次就省事直接看自己写的了。目录1.常用门电路图2.逻辑代数的基本定理----化简时比较好用3.化简逻辑函数时几个关键的公式(A'代表A的非)4.格雷码与二进制的转换5.线性反馈移位寄存器LSFR1.常用门电路图 2.逻辑代数的基本定理----化简时比较好用反演定理：对于任意一个逻辑...
2019-10-04 23:13:27
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原创 静态时序分析基础及其与非阻塞赋值的关系
目录1.时钟抖动clock jitter 与时钟偏斜 clock skew2.建立时间Tsu与保持时间Thold/Th3.Tco/Tcq与Tcomb/Tlogic/Tdata4.Tsu与Th所要满足的关系5.为什么非阻塞赋值延时一个时钟6.异步复位的recovery time（恢复时间检查）和removal time（移除时间检查）1.时钟抖动clock jitte...
2019-09-27 22:13:59
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原创 时间分集、空间/天线分集、频率分集——无线通信中的分集技术
理解分集首先要理解以下概念：全面解析：时延扩展与相干带宽、多普勒扩展与相干时间——无线通信基础为什么采用分集为了对抗无线信道的多径效应和多普勒效应，他们均会导致深度衰落。为了克服深度衰落的影响，采用分集技术在若干支路上传递相互间相关性很小的载有相同消息的信号，然后通过合并技术再将各个之路信号合并输出，那么便可在接收端上大大降低深衰落的概率。因为两个相互独立的信道同时受深衰落影响的概率要小...
2019-09-16 16:35:21
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原创 全面解析：时延扩展与相干带宽、多普勒扩展与相干时间——无线通信基础
时延扩展与相干带宽多径时延扩展与多径衰落接收机所接收到的信号是通过不同的直射、反射、折射等路径到达接收机。由于电波通过各个路径的距离不同， 因而各条路径中发射波的到达时间不同，造成多径时延扩展。距离不同所以到达接收机的相位也不相同，不同相位的多个信号在接收端叠加， 如果同相叠加则会使信号幅度增强， 而反相叠加则会削弱信号幅度。 这样，接收信号的幅度将会发生急剧变化，就会产生多径衰落。...
2019-08-29 21:51:13
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原创 Verilog参数Parameter使用、参数化赋值
1.参数化Parameter使用方便后期重用，主要用于位宽、计数器大小、延时大小等的定义。先说Parameters的三大分类分别是，Module Parameter, Local Parameter 以及Specify Parameter。1.1Module Parameter：模块参数的声明语法是：1)parameter[ signed ][ range ]...
2019-08-15 13:05:05
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原创 Verilog非阻塞赋值、对数据个数计数与边界条件判断的总结
写Verilog总是分不清信号间的时序关系，其实是对非阻塞赋值理解的不好，并且对数据的计数个数的边界条件判断老是拿不准,N还是N-1，今天终于拿出来总结一下。目录1.非阻塞赋值,会延时一个时钟2.阻塞赋值，信号间同步1、时序逻辑，使用“非阻塞赋值”。2、组合逻辑，使用“阻塞赋值”。1.非阻塞赋值,会延时一个时钟等级延时：if或case的判断信号比下面的被非阻塞赋值的信号...
2019-08-15 10:58:51
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原创 《浪潮之巅》第三版读书总结--了解过去，才能把握未来（二）
本文第一部分《浪潮之巅》第三版读书总结--了解过去，才能把握未来（一）目录甲骨文 思科 雅虎惠普 摩托罗拉科技中心的特点---硅谷的另一面倒在科技浪潮中的公司幕后英雄---风险投资甲骨文作为仅次于微软的纯软件公司、世界第一大数据库公司甲骨文，其创始人埃里森是一个非常张扬、极具个性的人。与盖茨不同，他非常高调，出行要规模宏大的仪仗，享用最好的东西，对...
2019-08-07 16:40:33
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原创 《浪潮之巅》第三版读书总结--了解过去，才能把握未来（一）
目录前言AT&T IBM 苹果计算机工业生态链三大定律英特尔 微软第二部分《浪潮之巅》第三版读书总结--了解过去，才能把握未来（二）前言作为一名IT行业的学生，我对现如今的科技巨头充满敬畏，他们或是定义了一种新的商业模式，或是发明了一种革命性的技术，无论是什么，肯定的是他们做了正确的决定，便一度站在了科技时代的浪潮之巅。然而这个世界永远是优胜劣汰...
2019-08-07 16:34:39
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原创 Verilog自动例化模块端口的C++程序
因为要频繁例化模块，而手写很麻烦，所以用C++写了个简单的程序，自动生成例化模块端口。2019.7.23版本1.02019.8.27版本2.0 升级内容：重构程序算法，对输入格式更宽容1.加入带有parameter的，输出忽略parameter2.任意一行允许有空格，包括位宽与端口名、端口名之后及逗号之后有无空格都可以3.加入自动定义输相同的出端口名，并填充输出端口的括号4.允许有re...
2019-07-23 18:57:42
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原创 GTX高速收发器Transceiver之发射端Transmitter(UG476)
之前写好的忘了放出来了。另外一篇：GTX高速收发器Transceiver概述与收发共同特征(UG476)目录Ch3.TransmitterFPGA TX Interface1.Interface Width Configuration2.TXUSRCLK and TXUSRCLK2 Generation3.Using TXOUTCLK to Drive the TX Int...
2019-07-20 14:27:36
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原创 数字正交下变频与数字滤波抽取的仿真与实验----基于高速ADC芯片
本篇内容的姊妹篇为：[1]数字插值滤波与数字正交上变频的仿真与实验----基于高速DAC芯片关于正交变频的框图可以参考：[2]通信应用中数字上变频DUC与数字下变频DDC详细原理（带图）本文的高速ADC芯片为ADI的AD9680-1000.ADC芯片对信号进行下变频 仿真与实验1、DAC不进行插值仿真我们进行DA的波形是15.625MHZ的正弦波，采样率为250MHZ，即每周期...
2019-07-09 11:13:16
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原创 5G和毫米波发展现状及挑战----论文综述阅读报告
目录一、5G的挑战与关键技术超密集组网新型多址接入技术同频全双工技术又称为同频同时全双工(Co．frequency Co．time Full Duplex)技术机会波束形成Opportunistic beamforming（也应用于毫米波通信）Massive MIMO（二、毫米波无线通信）数模混合预编码技术（也应用于毫米波通信）二、毫米波无线通信天线阵列波束...
2019-06-30 20:35:29
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原创 通信应用中数字上变频DUC与数字下变频DDC详细原理（带图）
目录关于上下变频的仿真：数字插值滤波与数字正交上变频的仿真与实验----基于高速DAC芯片数字正交下变频与数字滤波抽取的仿真与实验----基于高速ADC芯片1.DUC与DDC的应用场景来源[2]2.DUC与DDC的各部分简介3.DUC与DDC的详细框图3.1数字上变频Digital Up Converters 框图3.2数字下变频Digital Down Converte...
2019-06-25 16:47:09
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原创 数字插值滤波与数字正交上变频的仿真与实验----基于高速DAC芯片
基于ADI公司的AD9144高速DAC芯片原理，可以对数字基带信号进行插值滤波然后使用NCO(numbericallycontrolledoscillator)进行正交上变频。关于ADC的可以参考数字正交下变频与数字滤波抽取的仿真与实验----基于高速ADC芯片1.验证正弦波在插值前后DAC的波形与频谱1）不插值的表现使用15.625MHZ正弦信号，假设采样率250MHZ，即每...
2019-06-19 15:21:21
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原创 matlab信号频谱分析FFT详解
前言做OFDM通信少不了频谱分析，基带信号DA后的频谱，以及基带数字上变频后的DA信号都要频谱分析。我觉得其实做任何工程都是这样，先规定实施方案，然后仿真成功，再实际开发，不过也可以一边开发，一边仿真，开发结果要与仿真预期结果一致。所以分析与仿真工具MATLAB就很重要了，既可以仿真，又可以通过示波器或其他方法把实际信号采下来分析。matlab使用FFT函数分析信号频谱一般我使用的F...
2019-06-12 22:27:09
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原创 实现串并数据CRC校验的四种Verilog
目录我最推荐最后一种。1、CRC原理2.实现CRC校验的四种程序2.1并行实现 2.1.1模二除法实现CRC 2.1.2线性反馈移位寄存器LFSR实现CRC2.2处理串行数据 2.2.1模二除法实现CRC 2.2.2线性反馈移位寄存器LFSR实现CRC1、CRC原理模2运算原理模2加法：不考虑进位，按位加=按位异或---等价于---模2减法：不考虑借...
2019-06-09 20:57:44
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原创 vivado保存ila波形数据用MATLAB分析(补码与十进制转换)
目录一、保存与读取ila数据二、数据进制转换_补码一、保存与读取ila数据0.把想要观测的信号线加入在线逻辑分析仪中。上板测试，trigger到想要的实时数据。1.保存ila数据的TCL命令write_hw_ila_data E:/yourpath/name_ila.ila [upload_hw_ila_data hw_ila_4]注意：目录中不能有space，中...
2019-05-26 15:47:45
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原创 OFDM基带信号DAC频谱分析
目录记录了我分析基带OFDM频谱的学习历程。1、基带OFDM数字信号的频谱2.DAC芯片输出的基带OFDM信号的频谱3.使用正弦波进一步验证关于OFDM原理可以查看：正交频分复用(OFDM)原理及实现1、基带OFDM数字信号的频谱根据802.11ad标准，按照发送的先后顺序：短训练序列(17*128)+长训练序列(2*640)+header(1个symbol*6...
2019-05-22 10:03:15
6279
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原创 CMOS的宽/长比、传输门与三态门、锁存器与触发器、简单版图、竞争与冒险
目录1.CMOS的宽长比2.传输门与三态门传输门三态门3.锁存器与触发器3.1RS锁存器[3]3.2D锁存器3.3D触发器4.简单CMOS器件的版图5.竞争与冒险1.CMOS的宽长比关于COMS原理及结构图可以参考[1]COMS原理及门电路设计.栅在源漏方向的长度称作栅的长L，垂直方向称为栅的宽W，如图1中NMOS的版图。图1以MOS管...
2019-04-30 16:37:08
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原创 调制与变频、基带信号与射频信号中的IQ调制（又称矢量调制）
目录1、调制与变频2、基带信号与射频信号3.IQ调制3.1IQ调制得到基带信号3.2IQ调制得到射频信号4.OFDM系统中的调制与变频1、调制与变频有时候调制与变频并不区分，但是不代表我们对其表示的意义不明确。其实调制与变频是信号处理流程中功能不同的两个步骤。1）如果调制与变频都存在，信号一定是先调制到基带信号，然后在进行变频成为射频信号，最后通过天线发射出去。...
2019-04-20 00:21:47
24330
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原创 COMS原理及门电路设计
目录1.N/P MOS管的物理结构图2.N/P MOS管的工作原理3.N/P MOS管的抽象模型4.典型门电路设计1.cmos反相器设计2.coms与非门与或非门设计3.与或非门、或与非门设计4.异或、同或设计5.设计方法总结参考资料关于CMOS进一步的组合逻辑与时序逻辑设计请参考：CMOS的宽/长比、传输门与三态门、锁存器与触发器、简单版图、竞争与...
2019-04-07 18:48:59
10907
4
原创 正交频分复用(OFDM)原理及实现
目录1.OFDM原理1.1时域正交与基带信号1.2频域正交与频率间隔Δf2.基带信号的调制框图3.OFDM调制与IDFT4.串行比特流怎么进行IDFT1.OFDM原理1.1时域正交与基带信号[1]OFDM的核心就是利用各个子载波的正交性，信号的正交性是什么呢？就是无论两个函数（信号的表达式称为函数）的幅值为多少，在确定的一个时间周期内相乘，其积分总是等于0（也...
2019-04-01 17:01:42
36878
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原创 GTX高速收发器Transceiver概述与收发共同特征(UG476)
目录本文主要对xilinx的GTX核的使用手册进行阅读，UG476，可以对照着原文再看我的博文。Ch1.Transceiver and Tool OverviewCh2.Shared Features2.1Reference Clock Input Structure2.2Reference Clock Selection and Distribution2.3Reset ...
2019-03-28 17:08:09
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7
原创 三种射频通信接收机原理框图及优缺点
目录1.超外差接收机SuperHeterodyne Receiver2.零中频接收机Homodyne Receiver3. 数字中频接收机名词解释：参考文献1.超外差接收机SuperHeterodyne Receiver典型的超外差式接收机的如图，振荡器产生一个始终比接收信号高一个中频频率的振荡信号，在混频器将振荡信号与接收信号相减产生一个新的频率即中频，这就是“...
2019-03-20 22:18:00
33525
7
原创 跨时钟域信号处理(一)--Verilog单比特信号
网上有很多的跨时钟域信号处理的相关文章，主要分为三种：单比特信号--打两拍或打更多拍（使用触发器）； 多比特信号--异步双口块RAM或者异步FIFO； 格雷码转换。这次就主要说第1种情况，适用于单比特信号。1.应用场景从时钟域1的单比特信号DATA需要传到时钟域2下，在2下就可以使用寄存器打拍的方式将DATA信号同步到自己的时钟域下。为什么要打拍？因为要解决亚稳态的问题。...
2019-03-16 16:19:31
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原创 集成电路产业链及相应公司
IC产业链分成设计、制造、封测（封装测试）三大块。芯片设计生产一体化公司，称为IDMIntegrated Design and Manufacture，甚至还有下游的终端应用产品。芯片设计公司，就比如说造房子只设计房子的蓝图一样，因为没有制造工厂Foundry，这一类公司称为Fabless公司。芯片制造公司，在晶圆上刻蚀出芯片电路，即拿着‘蓝图’造出房子，就称为Foundry。芯...
2019-03-03 17:41:02
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原创 JESD204B协议理解三：第6章 确定性延时
只包括了Subclass1的内容，没有Subclass2.另外两篇博文：JESD204B协议理解一：第4章电气规范JESD204B协议理解二：第5章数据流目录6 Deterministic Latency6.1 Introduction6.2 No Support for Determisitic Latency (Device Subclass 0) (Informa...
2019-03-01 19:49:55
9307
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原创 JESD204B协议理解二：第5章数据流
另外两篇博文：JESD204B协议理解一：第4章电气规范JESD204B协议理解三：第6章 确定性延时目录5 Data stream5.1 Transport layer5.1.1 Overview5.1.2 User data format for an independent lane5.1.3 User data format for multiple lan...
2019-03-01 19:43:36
8207
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原创 JESD204B协议理解一：第4章电气规范
前言：我是下载的JESD204B的英文标准协议文件看的，通过阅读了解了协议中的数据流的组织方式（第五章），以及最重要的确定性延时原理（第六章）。我主要是围绕Subclass1来看的，其中不乏有直接用翻译软件翻译的内容，且略过一些我认为不重要的内容。所以不清楚的请对照英文原版。并建议对照英文协议看我的这个博文。第3章的术语比较重要，便于以后查看。第4章介绍一些信号与参数需要满足的要求。核心为第5...
2019-03-01 19:32:12
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5
IIC-verilog.rar
2020-03-21
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