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①将86-94行的数据赋值方式均改为阻塞赋值 // ②将161直方图重新映射时应该乘255，原来为(x/N)*256 → (x/N)*255，详细操作见修改后的代码 // ③将38行 im_index <= im_index + 1; 去掉，修改过后对结果没有影响 看到之前有个哥们的太贵了，要10分，我自己弄了个，5分给大家分享。

SOPC和NIOSII FPGA 只是一个讲解的PPT 是A出的芯片的配套讲解 个人更喜欢X出的ISE里面的。

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xilinx_ise_9.x 设计指南-码源\xilinx ise 9.x fpgacpld 设计指南\Example-4-1.rar 是配套书的实例程序中的一个

Verilog的135个经典设计实例 虽是实例，但是是PDF格式的， 要大家手打一遍，也好熟悉一下，希望大家不要怕麻烦。

1)water_led_design 一个项目吧，但是结构很完整，基本上都是必须的部分了，虽说只是流水灯 http://www.chinaaet.com/lib/detail.aspx?id=87304 (2)edge_tech_design verilog的边沿检测技术，在fpga信号处理中应用相当的大,这也是一门艺术 http://www.chinaaet.com/lib/detail.aspx?id=87305 (3)synchronism_design fpga中往往会遇到跨时钟，或者异步时钟，这就需要涉及到时钟的同步问题 http://www.chinaaet.com/lib/detail.aspx?id=87306 (4)key_scan_design verilog的按键扫描模块，可以例化，任意配置人一个按键，Bingo最后的积累 http://www.chinaaet.com/lib/detail.aspx?id=87307 clk_generator.v 用相位累加原理实现的，真正的文艺分频原理，Bingo原创 http://www.chinaaet.com/lib/detail.aspx?id=87319 (6)matrix_key_design 矩阵键盘代码，这是Bingo DIY的矩阵键盘例程，已应用到多个项目中，非常滴稳定，具体请看Bingo博客 http://www.chinaaet.com/lib/detail.aspx?id=87308 (7)lcd1602_driver verilog设计的LCD1602驱动，参考“小时不识月”的设计，具体应用可见Bingo博 http://www.chinaaet.com/lib/detail.aspx?id=87309 (8)signal_tap_ii_test verilog，任意波形，signaltap II，项目设计，具体关于SignalTap II 的使用可见Bingo 博客 http://www.chinaaet.com/lib/detail.aspx?id=87310 (9)uart_io_test verilog中UART的PC通信协议，完全DIY设计，n次测试未出现过错误 http://www.chinaaet.com/lib/detail.aspx?id=87311 (10)uart_fifo_design 关于uart PC调试的FIFo 通信设计，经过n次设计 1024 无数次发送没出现bug http://www.chinaaet.com/lib/detail.aspx?id=87312 (11)vga_pannel_design 基于FPGA的VGA可移植模块终极设计代码 http://www.chinaaet.com/lib/detail.aspx?id=86665 (12)VGA界面设计源代码 项目比较大，而且是一年多前写的，格式不是很严谨，而且没有按照Bingo前一章的格式来写请见谅。项目是从逻辑分析仪的工程修改的，主要实现了内容的显示以及定时器的功能，VGA驱动代码模块请见上一章，此工程主要文件HSU_Time_Disp.v，看懂了此文件便能够很好的应用mif之类的文件了。VGA的显示驱动，其实就那么一回事。 http://www.chinaaet.com/lib/detail.aspx?id=86670

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