- 博客(1)
- 资源 (3)
- 收藏
- 关注
原创 同步FIFO模块
同步FIFO模块Verilog代码。第一个8bit input to 8bit output;第二个8bit input to 16bit output;第三个16bit input to 8bit output。
2021-11-23 23:02:01 297
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人
同步FIFO模块Verilog代码。第一个8bit input to 8bit output;第二个8bit input to 16bit output;第三个16bit input to 8bit output。
2021-11-23 23:02:01 297
TA创建的收藏夹 TA关注的收藏夹
TA关注的人