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原创 AXI Quad SPI读写Flash做远程升级
目录简介AXI Quad SPI IP设置寄存器说明AXI Quad SPI支持的通用命令读flash id读flash 数据擦除扇区写flash 数据注意事项简介 本文简要介绍xilinx 7系的AXI quad spi IP核的使用，主要用于读写boot用的flash(n25q128为例)做在线升级用。本文会略去很多细节，主要是因为我也没有搞得很懂，其次是很多细节可以在其他博客找到介绍。目前为止，我只尝试了使用axi lite接口配置寄存器...
2021-11-06 13:03:47
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原创 quaruts/vivado 执行tcl自动添加编译版本信息
1.quartus#!/usr/bin/tclshset d [clock format [clock seconds] -format {%Y-%m-%d %H:%M:%S}]puts stdout $dpost_message -type critical_warning "compile time is: $d"set dat [clock format [clock seconds] -format {%Y%m%d}]set tim [clock format [clock .
2021-06-20 15:34:18
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原创 petalinux zynq7000从安装到PS加载PL bin文件
1.安装vivado 2019.1，安装petalinux 2019.1。其他版本同理，去DocNav下看UG1144，找到对应版本支持的linux系统。Ubuntu Linux Workstation/Server 16.04.5, 16.04.6, 18.04.1,18.04.02 (64-bit)2.vmware安装ubuntu 16.04虚拟机，安装VM ware tools，以便...
2020-03-22 11:21:28
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原创 sublime text3插件开发例程
sublime使用python编写插件，安装好sublime后，就自带了2个库sublime，sublime_plugin，基于这2个库，我们可以开发许多插件，以下就是一个简单的入门实例。API介绍在https://www.sublimetext.com/docs/3/api_reference.html官方教程在https://code.tutsplus.com/tutorials/ho...
2020-03-07 21:54:56
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原创 bat调用anconda环境运行python
右键Anaconda Prompt (anaconda3)打开属性，找到目标中的内容。拷贝出 “/K” 后面的字符串，编写如下的bat文件。
2023-07-19 12:38:29
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原创 xilinx 7 series GT COMMON
这一点可以看源码，追溯到gtpe2 channel原语上，看到TXSYSCLKSEL为2'b00，就表示用的pll0，当然2bit选择不同位置，具体看手册就明白了。那么我就改变一下思路，先设置ip和global模式，再把它的is manage属性去掉，手动修改aurora ip核的gtp原语上的TXSYSCLKSEL和RXSYSCLKSEL为2'b11，选择pll1输入，然后将gt common的pll1输出到aurora ip核上的pll1，把aurora ip核上的pll0固定接0。
2023-04-12 23:04:17
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原创 ubuntu 18.04
1.mv /etc/apt/sources.list /etc/apt/sourses.list.backupvi/etc/apt/sources.listdeb http://mirrors.aliyun.com/ubuntu/ bionic main restricted universe multiversedeb http://mirrors.aliyun.com/ubuntu/ bionic-security main restricted universe multiverse.
2022-06-17 09:19:24
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原创 zynq linux 相关
1.kernel源码https://gitcode.net/mirrors/xilinx/linux-xlnxhttps://gitcode.net/mirrors/xilinx/linux-xlnx2. uboot源码https://gitcode.net/mirrors/xilinx/u-boot-xlnxhttps://gitcode.net/mirrors/xilinx/u-boot-xlnx3.gcc交叉编译器Arm GNU Toolchain | GNU-A Downloads – Ar
2022-02-16 23:01:40
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原创 7系列XADC调试记录
1.XADC需要供电1.8V，AGND需要可靠接地，不能接电容。2.仿真时需要添加design.txt文本到仿真工程目录下，而非design sources。不然会出现仿真eoc soc常低现象。3. axi lite接口和drp接口查看手册不一样，前者pg019后者ug480，两个需要结合起来看。pg019描述了axi 寄存器地址，ug480描述如何换算。4.axi lite接口时，0x200地址是温度，计算value*503.975/65535-273.15。0x204是vccint，计算v
2022-02-09 16:23:32
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原创 Sublime SystemVerilog安装
1.下载sublime sublime对个人是免费使用的。下载地址是：Download - Sublime Text2.安装插件①ctrl shift + P调出控制台，输入install，选择Install Package。②安装好后，重复①，进入安装插件界面。③对verilog开发，常用的插件有：Verilog， system Verilog，Verilog gadget，Verilog-automatic，alignment，④切换中文。安装插件chineseLo...
2022-01-01 16:02:41
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原创 axi4
awlen 突发传输的次数。burst len=awlen+1awsize 突发大小。每拍突发传输的字节数 1.2.4.8.16.32.64.128awburst突发类型 00fixed 01 incr 10wrap 11rsvwstrb写数据有效字节bresp写响应，写传输的状态
2021-07-27 14:46:40
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原创 vivado利用write_project_tcl重建工程
vivado工程动辄几百MB，用git管理所有编译文件是极其浪费和不方便的。以下描述讲解如何用write_project_tcl生成gen_prj.tcl，在用sourcegen_prj.tcl生成完整工程。 我常用的目录结构如下：ip_core里放所有IP生成文件，包括bd文件。在生成ip时是可以更改location的，你可以新建ip时就将location修改到ip_core下，也可以建完工程后，在vivado工程中移除该ip，再将该ip文件夹拷...
2021-07-14 00:20:24
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原创 右键添加sublime快捷方式
1.使用python添加注册表key。# -*- coding: utf-8 -*-"""Created on Sat May 1 00:18:14 2021@author: weiyi"""import osimport win32apiimport win32conDIR = []DIR.append(u'C:\Program Files')DIR.append(u'C:\Program Files (x86)')DIR.append(u'D:\Program Fil
2021-05-01 00:46:39
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原创 AD打印位号图
1.输出gerber文件。2.选择顶层的丝印，Paste和Solder层。OPS+Keep。点确定。3.打印预览时选延伸，根据PCB形状纵向或者横向打印即可。4.底层打印时，OPS+Keep+镜像即可。
2021-03-27 13:34:15
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原创 anaconda修改国内源
1.打开/创建%APPDATA%\pip\pip.ini2.修改内容[global]# trusted-host = mirrors.ustc.edu.cnindex-url = https://mirrors.ustc.edu.cn/pypi/web/simple
2021-03-14 10:45:09
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原创 Python CAD
1.隐藏图层 doc1 = acad.ActiveDocument doc1.Utility.Prompt("AutoCAD Win32 zdt deal\n") print(doc1.Name) acad.ActiveDocument.ActiveLayer = acad.ActiveDocument.Layers.Item("面积系数") acad.ActiveDocument.ActiveLayer.LayerOn =False print(a...
2020-12-26 12:01:34
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原创 system verilog 三段式状态机和interface
1.结构体和C语言类似，system verilog定义的package，也是一个sv文件，需要被工程当作文件一样添加。如果是inclue的文件，要在工程中设置搜索路径，否则在引用时要用相对工程启动文件的路径。在其他sv文件中，"import dma_define::*;"在最前面添加即可。package dma_define;//M9K max 256*36 72bit//130bittypedef struct packed { logic sop ; .
2020-11-02 22:21:19
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原创 接PCIe开发项目
1.cyclone4 gx系列的windriver驱动，app，FPGA程序。2.altera s10 a10.3.xilinx还没完全做过，原理都一样。4.linux下的驱动和app。5.FPGA端主要实现DMA到buffer和bar寄存器访问，驱动实现访问bar地址，app实现访问bar和设置DMA。有需要可以联系，v q 774318039...
2020-03-07 15:21:41
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原创 sublime text3 离线安装插件
1.装好sublime后，ctrl + shift +p ,install package，提示there are no package for installation。据说是网的问题。要装插件还可以去官方网站搜索，下载后放进指定目录即可。https://packagecontrol.io/browse。打开preferences->browse packages，把下载好的文件夹放到...
2020-02-03 12:30:18
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原创 python学习之路（1）
1.安装anaconda3。anaconda自带了python和一些科学计算库，numpy等。2.spyder是自带的编译器，执行python脚本。3.anaconda自带了pyqt5库，用自带的qt designer生成qt界面，用pyuic5 -o xxx.py xxx.ui 生成py文件，供调用。4.安装pywin32和pyinstaller，方便打包exe。把所需要的库都打包...
2019-12-08 19:17:12
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原创 modelsim仿真altera ip核
安装quartus时选择安装starter edition的modelsim，安装好后就会集成quartus的ip核库，不用编译，方便很多，大多数情况也够用。1.以fifo为例在quartus中例化好一个fifo，将fifo_print.v文件和test.v激励文件都添加到modelsim工程中。关键的问题就是如何找到dcfifo或其他ip核的库。在start simulatio...
2019-07-29 22:35:42
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原创 altera/xlinx pcie dma应用
1. PCIe DMA应用屏蔽了复杂的协议，将FPGA的RAM直接映射到PC的物理地址内存中，A10 pcie DMA控制器可以例化在IP核内部，DAM的寄存器端口被接到BAR0上，pc通过对BAR0地址的读写就可以操作DMA，BAR0-BAR1都是32位，组合起来成为1个64位的空间。BAR2用于寄存器访问，FPGA 端对Avalon MM的读写进行响应。2.DMA读写都是通过PC主动配置F...
2019-07-29 22:19:14
2871
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原创 ubuntu 命令行学习记录
1. su 和sudosudu -i 暂时切换到超级用户权限 $变成# sudo passwd root 设置超级用户密码 su 输入超级用户密码后启用 $变成# 到用户目录下 退回到普通账户，ctrl + D，exit，logout。2.清屏 clear ctrl + l3.时间 date4.计算器 bc 精度scale = 25.日...
2019-04-21 15:45:32
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原创 vivado 覆盖ip核生成的xdc约束
http://bbs.elecfans.com/jishu_1681130_1_1.html使用PCIE等IP时，IP核例化生成的文件中包含了xdc以固定引脚分配，该xdc是read only的，但还是有办法修改，麻烦一些而已。Vivado默认使用此xdc文件，因此用户在综合后重新设定引脚绑定后，生成的用户xdc与ip xdc冲突，用户的约束不管用。解决此问题的方法是，在xdc下面的用户位置约...
2019-04-03 15:37:51
5470
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原创 xilinx oddr idelay用法简单介绍
我们知道xilinx FPGA的selectio中有ilogic和ologic资源，可以实现iddr/oddr，idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练，在vivado的tools-> language templates中搜索iddr idelay等关键词，可以看到A7等器件下原语模板。复制出来照葫芦画瓢，再仿真一下基本就能学会怎么用了。1.oddr...
2019-03-30 13:51:32
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原创 xilinx FPGA触发器和锁存器
我们知道触发器是边沿敏感，锁存器是电平敏感的存储单元。那么它们在FPGA内部究竟有什么区别呢？本文通过几个实际的案例来说明。在xilinx 7系列的FPGA中，CLB（Configurable Logic Block）是逻辑实现的主要资源，在ug474中详细介绍了CLB。每个CLB包含两个slices，每个slices由4个（A,B,C,D）6输入LUT和8个寄存器，1个CARRY4，3个MU...
2019-03-26 21:52:36
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原创 vivado xilinx IOB = true的使用
xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block，完成不同电气特性下对输入输出信号的的驱动和匹配要求。IOB的作用就是完成信号的采集和输出，引脚可以配置支持不同电气特性，上拉下拉或三态，差分或单端。有ologic，ilogic，idelay，odelay，iserdes，oserdes功能。如下图所示。...
2019-03-24 17:46:29
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原创 阻抗匹配简单介绍
1. 阻抗匹配具有电阻、电感和电容的电路里，对交流电所起的阻碍作用叫做阻抗。阻抗常用Z表示，阻抗的单位是欧。对于一个具体电路，阻抗不是不变的，而是随着频率变化而变化。类似于向墙上扔皮球，要把皮球传过去，但是墙是硬的，会弹回来，如果是扔到窗帘上就不会弹回来，阻抗的意义就是让发射，接收，传输过程中能量都是一致的衰减程度，不会有能力反射，向皮球一样，连续不断地向墙上扔皮球，如果有皮球弹回来，就会...
2019-03-10 15:14:53
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3
带fifo的Verilog uart模块（单.v文件）
2018-04-18
MAX14830参考配置代码
2018-04-14
Verilog IIC读MPU6050-融合滤波-单轴-代码-随笔
2016-09-03
HC05-蓝牙设置上位机-开放源码v1.1
2016-08-10
安卓TCP client和TCP sever 开发示例
2015-12-11
stm32f+ucos+uip+ds1307+dh11+ili9341
2015-12-11
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