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原创 ERROR: [Synth 8-439] module ‘design_system_new_v_mix_0_0‘ not found 错误解决办法【2022是个越不过去的砍】

ERROR: [Synth 8-439] module 'design_system_new_v_mix_0_0' not found 错误解决办法【2022是个越不过去的砍】

2022-05-30 16:34:06 3324

原创 Vivado新年2022大彩蛋Bug|ERROR:[IMPL 213-28] Failed to generate IP 和 [Vivado 12-5601] Launch HLS failed

Vivado新年2022大彩蛋Bug|ERROR:[IMPL 213-28] Failed to generate IP 和 [Vivado 12-5601] Launch HLS failed

2022-01-12 16:10:47 3863 6

原创嵌入式linux下使用opencv的imwrite()遇坑避险（内存泄漏+影响串口）

最近开发Zynq视频处理项目，视频通路通过VDMA导通并一系列处理。PS端，在petalinux+SDK开发应用程序，使用了opencv的最基础的imwrite，试想通过指令响应来保存当前视频中的图片到存储介质（SD、eMMC）初期语句很简短，1）给出文件路径+名称，2）检查有无同名文件，3）无同名文件时，则imwrite图片mat到路径，mat中的data指针映射到DDR中VDMA接收图像地址。如下：常规定义文件操作函数：inline bool file_exist_chk(const std

2021-07-16 16:45:59 1788 1

原创 2020-11-14 Solved “-Detected python version is less than the expected 2.7.3“

I have installed a new version "Ubuntu 20.1" , and try to install "Petalinux 2018.3",however, I meet a problem that the installation is aborted with the follow error message:ERROR: You have tools that don't meet the version requirements:-Detected py.

2020-11-14 16:24:53 2046 2

原创 Vivado 下 [Labtoolstcl 44-494] There is no active target available for server at localhost.Targets(s)

Vivado2019.1下连不上Cable USB仿真器。弹窗显示错误[Labtoolstcl 44-494] There is no active target available for server at localhost.Targets(s)产生原因：因为我想烧写ISE，把驱动通过指令方式切换了一下。再回到Vivado下就连不上仿真器了。D:cd Xilinx\14.6\ISE_DS\ISE\bin\nt64\wdreg -inf uninstall.inf -silent -l.

2020-10-07 16:20:26 5641 5

原创 Bridge from "Video In to AXI4-stream" to "AXI4-stream to Video Out" directly with VTC without VDMA

xilinx vivado下通常的视频流设计，都采用Vid In toaxi4stream --> VDMA write --> MM --> VDMA read --> axi4 stream to video out这样的路径。网上例子很多，官方参考也有xapp521，实现起来参考无压力。但这套方案明显的问题是，缓存图像带来帧延迟，对于一些延迟要求高的任务，反倒...

2020-03-07 00:12:46 1935 2

原创 DDR3 MIG生成的ucf直接复制使用在translate步骤约束部分报错问题解决办法

DDR3 MIG生成的ucf直接复制使用在translate步骤约束部分报错问题解决办法

2016-08-05 17:30:34 3414 1

原创 Xilinx ISE Map过程时间过长的解决

最近在Kintex 7上开发新的项目，骤然发现曾经在Virtex 5和Spartan 6上移植过来的成熟算法，综合布线时出现Map时间非常漫长的现象。这个漫长不是一般的长，打个比方，以前在Virtex 5下同一个算法完成全部综合布线仅用10分钟，在Kintex 7下却耗时长达7~8个小时。从console窗看，常常卡在7.8 或8.8 global placement这一步，后面有很多....

2015-04-28 22:37:36 11284 3

电机控制数学模型与推导

双馈调速及串级调速的基本概念 • 所谓双馈调速，就是将电能分别馈入绕线转子异步电动机的定子绕组和转子绕组。改变转子外接电源的幅值和相位，就可以调节异步电动机的转速、转矩和电动机定子侧的无功功率，这种双馈调速的异步电动机不但可以在亚同步转速区运行，而且可以在超同步转速区运行，因此双馈调速也叫超同步串级调速。 • 双馈调速中的转差频率难以检测和控制。 • 在工程实际中常对转子绕组的电流进行整流，并以直流形式在转子中串入外加电动势，称之为串级调速。也叫低同步串级调速，这是由于转差功率只能单方向由整流器送出的缘故。 • 串级调速是双馈调速的一种特例。

2018-08-27

电机数学模型

以二相导通星形三相六状态为例，分析BLDC的数学模型及电磁转矩等特性。为了便于分析，假定： a)三相绕组完全对称，气隙磁场为方波，定子电流、转子磁场分布皆对称； b)忽略齿槽、换相过程和电枢反应等的影响； c)电枢绕组在定子内表面均匀连续分布； d)磁路不饱和，不计涡流和磁滞损耗。

2018-08-27

北航考博资料数值分析矩阵论 2002-2007北京航空航天大学

北航考博资料数值分析北京航空航天大学 2002~2007年数值分析矩阵论资料

2018-08-27

Zynq的PL+PS Linux例程

创龙Zynq的PL+PS Linux例程文档，适合入门上手学习。很实用的教程。

2018-08-27

基于Zynq 7000实现ADV7125彩条VGA显示的工程，纯PL实现

基于Zynq 7000实现ADV7125彩条VGA显示的工程，纯PL实现。ADV7125是自己用转接板手焊的测试板，感兴趣的可以自己搭一下，很简单。（我的另一条上传，实现的PS+PL的彩条实现，基于Video Timing Controller+VDMA+AXI4-Stream Video Out，可以进阶学习）

2018-08-27

基于Zynq 7000实现ADV7125彩条VGA显示的工程，VTC+VDMA

基于Zynq 7000实现ADV7125彩条VGA显示的工程，调用了PS和PL，使用Video Timing Controller+VDMA+AXI4-Stream Video Out实现VGA视频的显示彩条。ADV7125是自己用转接板手焊的测试板，感兴趣的可以自己搭一下，很简单。（这个不太懂的可以再看我的另一条上传，实现的纯PL的彩条实现，简单很多）

2018-08-27

基于Zynq 7000实现最简单PS核工作的hello world工程

基于Zynq 7000实现最简单PS+PL串口工作的hello world工程，适合入门上手了解vivado整个操作过程

2018-08-27

FlyCapture 2 Viewer FlyCap2Viewer FLIR Camera tools

FlyCapture 2 Viewer FlyCap2Viewer 2.12.3.2 x64 FLIR Camera tools FLIR公司的网络摄像机直接配置软件和直接在线预览软件，不是SDK，适合只是为了快速配置相机的应用。 FlyCap2 Viewer Release (x64) 是在由Point Grey Research开发类别 Miscellaneous Shareware 软件。最新版本是 FlyCap2 Viewer Release (x64) 的目前未知。它最初被添加到我们的数据库 2014/04/18 上。 FlyCap2 Viewer Release (x64) 在下列操作系统上运行: Windows。

2018-08-26