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RSS订阅转载 PCIe TLP Prefix & PASID TLP Prefix介绍
对于支持TLP Prefix及AER的device function，在开启了TLP Prefix Log Present Bit后，AER机制会把TLP Prefix错误记录到TLP Prefix Log Register，遵循的规则与TLP Header Log Register相同。若function收到的End-End TLP Prefix超出了function定义的最大值则报错，并把第一笔溢出的End-End TLP Prefix存入Header Log寄存器的第一个DW中（其余未定义）。
2024-03-13 16:26:24
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转载 Read Completion Boundary (RCB)切分规则
这时会有三笔completion返回，第一笔从0X60开始读取32 Bytes数据，第二笔数据从0X80开始读取128 Bytes数据，第三笔从0X100地址开始读取40 Bytes数据。这时不会返回multi-completions，所以不会对返回包进行切分，从request的起始地址读够length长度的数据返回。第一笔completion必须开始于request的起始地址，当request的length不大于RCB时不进行切分，当request的length大于RCB时在RCB处结束。
2024-02-27 10:39:11
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转载 VESA DSC简单解析
在实际系统中，一张图片使用多个slices，slices是连续传输与接受的，编码器与解码器的速率buffer持有的数据可能不止源于一个slices，由于缓冲区模型延迟以及在解码前一个切片或编码下一个切片时一个切片的传输比特之间的相关重叠。在这种情况下，一个slice的最后的bits，将放在源于其他的slice的分隔包，包括垂直紧邻于第一个slice之下的slice中的开始bits。比如，RC Buffer模型满的时候，编码器的速率buffer是满的，而解码器的速率buffer是空的。
2024-02-04 14:22:18
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转载 sensor 感光原理和输出格式，sensor图像采集原理
bayer格式图片是伊士曼·柯达公司科学家Bryce Bayer发明的，Bryce Bayer所发明的拜耳阵列被广泛运用数字图像。对于彩色图像，需要采集多种最基本的颜色，如rgb三种颜色，最简单的方法就是用滤镜的方法，红色的滤镜透过红色的波长，绿色的滤镜透过绿色的波长，蓝色的滤镜透过蓝色的波长。如果要采集rgb三个基本色，则需要三块滤镜，这样价格昂贵，且不好制造，因为三块滤镜都必须保证每一个像素点都对齐。当用bayer格式的时候，很好的解决了这个问题。
2024-01-24 15:58:30
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转载 后仿中的nonotifier选项
no_notifer 会使整个design的timing 的检查停止。PostSimulation 由于异步电路的存在，经常出现X态，影响仿真结果。================nc.tfile 的内容＝＝＝＝＝＝＝＝＝＝================vcs_cfg 的内容＝＝＝＝＝＝＝＝＝＝和nc的仿真工具中，排除这部分电路的timingcheck？nonotifier选项用于关闭电路中的时序检查。在VCS中的选项为+no_notifier。NC中的选项为-nonotifier。
2023-12-15 17:10:26
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转载 VCS覆盖率使用详解（基础、合并、查看、分析）
但是也可以通过-cm_name配合-cm_test来指定在./simv.vdb/snps/coverage/db/testdata/xxx_test_name下产生上述覆盖率xml文件，这样当在同一个用例下进行仿真时，就可以通过不同的目录名字来区别每次仿真带来的覆盖率信息的不同，这样就可以知道某个信号的覆盖率是该测试用例下哪次仿真产生的（通常不同seed来仿真同一个测试用例）。可以看到这里将一次回归中的多个仿真用例下的xxx.vdb进行了合并，最终得到了合并后的覆盖率信息simv_merge.vdb。
2023-06-20 10:37:26
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转载 APB总线总结
0x00 综述APB的全称为Advanced Peripheral Bus，即先进外设接口，该总线主要用于和低速以及低功耗的外设通信，该总线中唯一的主设备为APB Bridge，而其它的外设均为从设备。其中，APB Bridge可以锁存总线所有的地址、数据和控制信号，并通过二级译码来产生APB从设备选择信号，通常APB Bridge本身挂在AHB等高速总线上，用于“桥接”低速的APB总线。APB规定所有的信号必须在时钟上升沿触发时进行传递0x01 APB总线信号APB总线最大支持32bit的
2022-02-12 14:18:20
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转载 chmod命令详细用法
指令名称:chmod使用权限:所有使用者使用方式:chmod[-cfvR][--help][--version]modefile...说明:Linux/Unix的档案调用权限分为三级:档案拥有者、群组、其他。利用chmod可以藉以控制档案如何被他人所调用。参数:mode:权限设定字串，格式如下:[ugoa...][[+-=][rwxX]...][,...]，其中u表示该档案的拥有者，g表示与该档案的拥有者属于同一个群体(group)者，o表示其...
2022-02-10 18:00:59
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转载 HDR Imaging--Digital Overlap
Digital Overlap是目前比较流行的sensor HDR技术，在监控与车载相机等领域的应用非常广泛。Sony于2012年在监控相机市场首先推出基于DOL（digital overlap） HDR技术的图像传感器，之后OV与Onsemi也都推出了与DOL类似的HDR技术的图像传感器，而且应用领域不局限于监控这种传统HDR imaging的市场，而且扩展到了Automotive camera市场。现在Sony已经推出了第二代支持虚拟通道DOL HDR技术的sensor。1.什么是时...
2021-12-16 10:40:42
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转载 海思isp图像处理芯片_详解可编程ISP实现-S32V （1）
Image Signal Processor, 即ISP， 是所有相机成像系统中必不可少的一环。其主要作用是将Image sensor捕获的raw data转化为可供人眼或是后继感知模块识别的图像。这就需要一系列功能相对固定，但实现和效果又大相径庭的ISP算法，其中包括了Black Level Correction, Lens Shading Correction, Debayering, HDR, Tone Mapping, Denoising, AEC(Auto Exposure Control), A
2021-12-15 10:35:04
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转载 Zynq高速串行CMOS接口设计与实现
Zynq高速串行CMOS接口的设计与实现 作者：hello,panda 现在CMOS传感器的分辨率越来越大，对应的，对数据传输接口的要求也越来越高。根据熊猫君有限的实现和调试经验，基本上遇到了：①多通道HiSPi接口：主要是Aptina（现已经被安森美收购），常用的有1080P60的AR0331（3.1M），3664×2748P15的MT9J003，398...
2021-12-15 09:47:00
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原创 液晶显示器HSYNC、VSYNC、DE、CLK关系
在液晶面板的TTL和LVDS接口中，包括的信号主要有RGB数据信号、像素时钟信号DCLK、行同步信号HS、场同步信号VS及有效显示数据选通信号DE。所有液晶面板都需要输入RGB数据和像素时钟DCLK，但其使用同步信号的方式却不同。（1）仅使用DE同步信号液晶面板这种液晶面板不需要输入行同步信号HS和场同步信号VS，只需要输入DE作为同步信号使用即能正常工作。液晶面板的行同步信号输人端和场同步信号端一般都需要接低电平，否则不能正常工作。（2）同时使用DE／HS／VS同步信号液晶面板这种液...
2021-11-27 15:09:22
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转载 Verilog中的文件的读取和写入
在仿真验证的时候，需要一个合适的数据激励，在testbech一个一个的写很麻烦，如果能直接从数据文本里读取，然后输入到已经编写好功能程序中，就很方便。还有的时候，我们需要将程序输出的内容写到文本里面，然后用其他工具（例如matlab、python等）进行处理。代码和解释说明如下： 1 `timescale 1ns/1ns 2 3 module file_ctrl; 4 5 reg clk; 6 reg r
2021-11-26 10:27:54
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转载 Verilog读写文件[转载]
在通过编写Verilog代码实现ram功能时，需要自己先计算寄存器的位数和深度再编写代码。而如果需要在编写的ram中预置值的话，就需要使用Verilog语言编写程序读写文件，来将相应的数据赋给寄存器。这里给出Verilog实现ram的代码：module dpram( rclk, raddr, dout, wclk, we, waddr, din );
2021-11-25 19:50:43
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转载 [PCIe] [电源管理] 面向硬件的ASPM链路状态和L1子状态
PCIe设备的低功耗状态要求系统驱动程序显式地将设备置于低功耗状态，从而PCIe链路则可以依次变为低功耗链路状态。PCIe规范允许PCIe链路在没有系统驱动的情况下进入低功耗状态。这个特性就是所谓的主动状态电源管理(ASPM)。一般来说，无论是系统驱动端硬件（RC）还是设备硬件（EP）都可以通过检测pcie链路上的空闲时间，然后启动电源状态转移。有两种低功率链路状态:L0s，也叫L0 standby。对于所有的pcie设备都是强制性的。L0s是一个单向的pcie链路状态。所以设备在初始化L0s时..
2021-08-19 09:00:04
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转载 2020-11-10
DA工具的使用源文件fp.v 激励文件fp_test.v一．NC+Verdi1. 修改配置文件当前用户根目录 .cshrc ls -a2. ius.setup3. 修改fp_test.v（激励文件）添加 initial begin$fsdbDumpfile(“fp_test.fsdb”); 打开这个文件 $fsdbDumpvar();...
2020-11-10 15:26:38
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转载 视频编码器工作流程
1.视频编码器工作流程图a.视频为什么能进行压缩？因为存在时间和空间冗余...b.为甚要有编码器的存在？随着市场的需求，在尽可能低的存储情况下，获得好的图像质量和低宽带图像快速的传输...对视频进行压缩...c.编码器的输入和输出是什么？输入：一帧帧的图像（包括各种格式），编码器寄存器的配置；输出：码流，数据，sps...??d.帧内预测：帧内预测模式中，预测块是基于已编码的重建块和当前块形成的....
2018-05-28 23:29:36
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转载 [转载]625线，525线什么意思？
这个是电视的说法，因为在广播电视行业中，没有分辨率的说法，只有清晰度的说法，625线即一帧图像有625条扫描线（包括回扫线），其中有效图像线为576线。下面我就我所知说说关于PAL，NTSC，分辨率，电视线的概念。1.PAL，NTSC，SECAM和彩色系统其实PAL和NTSC只是（并且仅仅是）颜色系统（Color System），只负责对视频信号（复合视频信号CVBS）的色彩空间和色彩解码...
2018-04-24 16:16:13
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转载 Verilog 有符号数运算
Verilog 有符号数运算1、有符号算术运算用 >>>（自动补齐符号位） 而非 >> （补0）。2、有符号运算等式右边，如果运算的位数不匹配，工具会自动补位。3、如果运算时既有符号位数据，又有无符号位数据： 此时如果等式最右边数据是有符号，则按照有符号运算计算，如果是无符号，则按照无符号运算计算
2018-02-05 16:02:59
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转载 verilog中表示“非”的运算符
verilog中，“！”表示逻辑求反，“~”表示按位求反。当对位宽为1的变量进行操作时，这两个操作符的作用是一样的，都是求反。当对位宽为2的变量a[1:0]进行操作时，这两个操作符的作用就不一样了：“！”表示~（a[0] | a[1]），只有当a的每一位都为0时，结果才为1，条件判断中 if(!a) 等价于 if(a == 0)；“~”表示对每一位按位取反，只有当a的每一位都为1时，结果才
2018-02-05 09:25:36
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转载 verilog中的有符号数运算
有號數的計算：若有需要關於有號數的計算，應當利用Verilog 2001所提供的signed及$signed()機制。Ex:input signed [7:0] a, b;output signed [15:0] o;assign o = a * b;orinput [7:0] a, b;output [15:0] o;wire signed [15:0
2018-01-23 15:12:56
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转载 verilog中有符号数运算
verilog中的有符号数运算 有符号数的计算：若有需要关于有号数的计算，应当利用Verilog 2001所提供的signed及$signed()机制。 Ex: input signed [7:0] a, b; output signed [15:0] o; assign o = a * b; or input [7:0] a, b
2018-01-23 14:53:33
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转载 fpga中有符号数的计算
在fpga设计中，所有的算数运算符都是按照无符号数进行的。最近用FPGA做了有符号的计算，来记录一下1.如果要完成有符号数计算，对于加、减操作通过补码处理即可用无符号加法完成。不过在计算的时候要考虑位数的限制，不管在做加法还是减法，结果的位数要比原来的数据多出一位，这样计算的时候才不会出现量程的错误。example1：module signed_yz(input c
2018-01-23 09:30:09
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转载 verilog实现乘法器
verilog实现乘法器以下介绍两种实现乘法器的方法：串行乘法器和流水线乘法器。1）串行乘法器 两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。其框图如下：其状态图如下：其实现的代码如下：module multi_CX(clk, x, y, result);02 03 input clk;04 input [7:0] x, y;05 output
2018-01-19 16:42:45
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转载 verilog中for循环的转化使用
参考总结自Verilog那些事。。。 转摘自：http://blog.chinaaet.com/lincoding/p/5100050055/* 单个for循环 */ ` for ( i=0; i{Act++;}//1、时序实现case ( i )0: begin if ( x == C1 ) begin
2018-01-18 17:14:19
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转载 verilog中for语句使用
在C语言中，经常用到for循环语句，但在硬件描述语言中for语句的使用较C语言等软件描述语言有较大的区别。 在Verilog中除了在Testbench（仿真测试激励）中使用for循环语句外，在Testbench中for语句在生成激励信号等方面使用较普遍，但在RTL级编码中却很少使用for循环语句。主要原因就是for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，
2018-01-18 17:05:54
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转载 Equirectangular Projection(ERP)
Equirectangular projection(ERP)是一种简单的投影方式，将经线映射为恒定间距的垂直线，将纬线映射为恒定间距的水平线。这种投影方式映射关系简单，但既不是等面积的也不是保角的，引入了相当大的失真。推荐： https://en.wikipedia.org/wiki/Equirectangular_projection公式推导：球面上：λ是经线，φ是纬线
2018-01-11 09:12:12
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转载 用+,-,移位实现除法运算
如何利用+,-,移位来实现除法.假设求 dividend / divisor方法一:首先想到的是用减法来实现.算法思想:对dividend 循环减 divisor, 减一次res++, 直到刚好减为0或余数小于divisor.[cpp] view plain copy print?int integer_div_1(unsigned in
2018-01-02 11:52:35
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