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RSS订阅原创 FPGA时钟选型评估
评估FPGA的时钟有以下两个需要考虑，最大的主频时钟和DDR的时钟1.1 MaximumInput Clock Frequency from Global Clock Buffer这个是FPGA能够跑到的最大主频1.2 DDR接口的时钟频率
2017-01-10 17:29:41
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转载 jtag菊花链拓扑
关于XilinxFPGA JTAG下载时菊花链路中的芯片数量当一个系统中含有多片（2片以上）XilinxFPGA、CPLD或PROM（FLASH）时，可采用单一JTAG口以菊花链（Daisy Chain）形式将所有芯片串联起来实现下载编程，如下图所示。这样做有两个好处：（1）可以节省多个JTAG口所占用的PCB空间，特别适合空间有限的嵌入式系统，如小型工业摄像机等；（2）嵌入式系统处于封闭环境
2016-11-28 11:37:52
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转载 ADC缓冲型，非缓冲型
“有缓冲”或“无缓冲” 考虑输入阻抗的影响时，设计人员一般可以在两类高速ADC之间选择：有缓冲和无缓冲（即采用开关电容）。虽然有许多不同的转换器拓扑结构可供选择，但本文讨论的应用仅涉及流水线架构。 常用的CMOS开关电容ADC无内部输入缓冲器。因此，其功耗远低于缓冲型ADC。外部前端直接连接到ADC的内部开关电容采样保持（SHA）电路，这带来两个问题。 第一，当ADC
2016-11-28 11:09:57
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转载 震荡的解释
理想的运算放大器有无限大的开环增益，它总是将同相与反相输入端的误差电压（ε = V −V ）放大，只有当误差电压ε变成0时才会停止（实际上是以指数的形式降为0）。当反馈信号有延迟的时阶跃输出就会恶化。任何的电路系统上电时都可以认为是一个阶跃响应。如图 1 所示，由于在环路中有延迟，放大器无法立即检测反馈信号，进而以过快地向正常输出电压轨移动，输出表现为过响应。延迟反馈越多输出斜率也就越快。
2016-11-26 15:50:46
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原创 ZYNQ启动
当一个Linux 系统上电或重启时发生的第一件事情，是处理器要执行在某个预定的位置上的代码。(固化代码，存于内部ROM中？)对于桌面计算机，这个位置是位于主板上的闪存中的，这部分闪存里的是基本输入/ 输出系统（Basic Input/Output System，BIOS）。因为现代的PC 提供了如此多种多样的启动设备，BIOS 要做的第一件事情是判断从哪个设备来启动[1]。一旦
2016-11-26 11:10:40
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转载 开关电源和LDO纹波
开关电源纹波计算公式：根据纹波的计算公式： 可以看到，纹波电压的大小不仅仅取决于纹波电流和输出电容的大小，而且与ESR正相关，ESR越大，纹波越大。ESR对纹波的影响。在输出电容的选型上，出于抑制纹波的目的，应当选取陶瓷电容，或电解电容、钽电容的低阻抗品。这些电容的ESR一般可以做到几十mΩ甚至几个mΩ。LDO关键参数详解输入电压范围（Input Vol
2016-11-02 10:00:08
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转载 JTAG口不要热插拔
问题是：能否允许加电情况下插拔Jtag电缆接口，对单板编程。 回复如下： 任何一家PLD器件，包括Lattice和其对手器件，甚至包括其它使用Jtag加载的器件（如CPU等），都不支持加电情况下热插拔Jtag编程电缆，这样做很容易对器件造成损坏，原因如下：1. 在插拔Jtag电缆接口时，不论单排或双排电缆接口，一般都没有特殊的保护装置可以保证每次插上电缆的时候是GND先接入，拔
2016-10-29 13:57:47
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空空如也
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