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原创 芯片封装技术——Wire Bond与Flip Chip
裸芯片技术主要有两种形式：一种是**COB技术**，另一种是**倒装片技术** （Flip Chip）。板上芯片封装（COB），半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线 缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB是简单的 裸芯片贴装技术，但它的封装密度远不如TAB和倒片焊技术。**板上芯片**（Chip On Board, COB)工艺过程首先是在基底表面用导热环氧树脂(一般用掺银颗粒的环氧树脂)覆盖 硅片安放点，然后将硅片直接安放在基底
2021-03-23 16:48:21
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原创 PSRAM Page的概念与跨页访问(RBX) —— AP memory
在使用**AP Memory** PSRAM时，常常会碰到**Page、Page size**的概念，以及**Row boundary crossing**（RBX）功能特性。而Page到底是什么，了解它又有什么意义？本章会从DDR中row、column、bank结构讲解到Page概念，再引入PSRAM page及RBX特性实验。
2020-11-02 17:10:31
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原创 浅谈PSRAM验证的信号完整性问题——AP Memory
用户在验证package封装的IC时，常常会困扰于各种匪夷所思的信号完整性问题，导致IC测试高频上不去或直接结果Fail。本章以**AP Memory**的某款Package封装的PSRAM验证展开讲解，提出在硬件接口上可能遇到信号质量问题，并总结一些相应解决方案。
2020-10-20 17:52:22
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原创 APS6404L-SQH Half Sleep电流测试 —— AP Memory
Half Sleep Mode可使PSRAM进入一个极低功耗的状态，并且保持数据稳定不丢失。
2020-10-13 17:45:42
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原创 基于Linux系统的HPS+FPGA联合系统应用实测
文章目录前言一、HPS+FPGA结构图二、使用步骤1.引入库前言在学习完《HPS SoC和FPGA联合使用例程》后（博文中有转载），使用友晶开发板DE10-Standard进行实操，操作对象为常见的小容量IOT PSRAM。一、HPS+FPGA结构图HPS(硬核处理器系统) :925MHz ARM Cortex-A9 MP Core双核处理器1GB DDR3 SDRAM (32位数据总线)千兆以太网PHY，带RJ45接口2个USB主设备端口，普通USB A型接口Micro SD卡槽.
2021-02-04 15:34:11
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转载 HPS SoC和FPGA联合使用例程
本教程演示了如何使用HPS/ARM与FPGA进行通信。我们将为DE10标准开发板介绍如何根据官方的DE10_Standard_GHRD工程开发出自己的My_GRHD工程。之后，我们会在My_GHRD工程上运行我们自己改造过后的HPS_FPGA_LED应用程序。该应用程序会控制连接到D...
2021-02-04 10:29:46
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转载 为何APM PSRAM是穿戴设备的最佳内存选择？
PSRAM：一种用DRAM技术实现SRAM性能的RAM器件PSRAM全称为Pseudo Static Random Access Memory，指的是虚拟静态随机存储器，它是采用DRAM的工艺技术，实现类似于SRAM性能的RAM器件。
2021-01-07 13:41:54
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原创 Xccela OPI PSRAM之DQS时钟线的设计（二） —— AP memory
文章目录前言一、三态门二、PSRAM INOUT口（DQ/DQS)的使用方法1. Verilog三态表示方法2.数据三态传输总结前言AP Memory Xccela OPI PSRAM是一款小容量，体积，低功耗，高带宽的IOT存储器。了解DQS/DQ的三态传输，会更有助于前期FPGA端样片测试。一、三态门三态门的逻辑符号如下：顾名思义，三态门就是有三个状态的存在：逻辑1，逻辑0，高阻态。而在门电路中，用使能信号EN来控制状态的转变，下面作简单的表示：当EN = 1时，输入端数据A能直接传.
2020-11-27 18:09:55
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转载 科普Ram与Rom
RAM和ROM等存储单元的物理地址映射是由做硬件的数字工程师确定，他们在划分时主要会考虑电路的延迟，将这些储存单元按照一定的方式挂在同一条AHB总线上。而嵌入式平台软件工程师可以通过修改链接脚本来设置哪些数据、代码在程序运行时放在ROM里，哪些放在RAM里.这里多说一句，RAM在系统刚上电的时候，其内容是随机的。所谓的数据、代码放在RAM里，是指在初始化时，CPU从flash里读下载的bin文件，也有的平台下载的是hex文件，找出其中的ram段，以类似于memcpy的方式将数据从bin文件里的对应位置拷
2020-11-17 10:02:47
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原创 Xccela OPI PSRAM之DQS时钟线的重要性（一） —— AP memory
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、DQS信号线的重要性二、使用步骤1.引入库2.读入数据总结前言DQS是OPI PSRAM中的重要的信号线，它是与数据同步的时钟信号线，主控端通过获取DQS的边缘从而准确地抓取数据。 而用户在前期测试OPI PSRAM中，若对DQS信号线使用不当，常常会遇到数据读写错误的情况。本章会以AP Memory PSRAM展开介绍DQS信号线的用途，并简单描述控制器端如何使用DQS线以更好地获取数据。一、DQS信号线的重要
2020-11-15 22:23:08
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转载 基于PSRAM技术的AP IoT ram存储器解决方案
迅速发展的IoT继续为消费者和行业带来革命性的变化，并增强了他们的日常使用体验，尤其是在边缘增加处理能力的需求下。健身追踪器和智能扬声器，农业及工厂机器都是这样的例子。特定的应用程序都规定了内存要求。丰富的嵌入式物联网体验推动了对更多外部板载内存的需求。在这些应用程序中添加AI/ML进一步改变了内存需求，通常需要更多和更高带宽的内存。物联网应用程序需要保持受约束的物理外形尺寸，功率散热范围以及较低的BOM成本，这增加了其他设计约束。对于这些应用程序来说，理想的候选内存应该是什么问题，现在已经成为许多产品团
2020-10-21 10:05:23
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原创 基于FPGA的QSPI PSRAM控制器设计及测试实验（3）——Nios II & Memory Test
文章目录前言一、Nios II处理器二、Nios II软件设计1.引入库前言常用的内存测试方法有：固定型故障（Stuck-At Faults)；跳变故障(Transition Faults)；耦合故障(Coupling Faults)；地址译码故障(Address Decoder Faults)等等。本章就以上常用方法及AP Memory PSRAM的部分特性，设计特定的Nios II软件测试程序。一、Nios II处理器Nios II处理器是Intel FPGA片上Sopc的核心，大致设计过.
2020-10-16 15:24:48
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原创 基于FPGA的QSPI PSRAM控制器设计及测试实验（2）——FIFO接口
本章根据QSPI协议，设计了一种针对PSRAM的FIFO数据传输接口。利用预编译的思想，将大部分组合逻辑放于软件端，仅需FIFO interface模块直接将存储好的命令按CLK依次输出即可，极大提高PSRAM的工作频率，但缺点是会引入额外的总线时延，非常适合用于PSRAM功能调试。
2020-10-15 15:55:03
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转载 MCU系统中Iot RAM的潜在应用
我们来看一下MCU设计中的情况，其中IoT RAM明显比外部DRAM具有优势。在下面的通用MCU图中，工作/静态存储器部分越来越需要扩展。在整个工作空间中使用DRAM会增加系统的功耗，并需要集成刷新控制器。通过用IoT ram替换DRAM，消除了对外部刷新控制器的需求，这降低了接口的复杂性和相关的验证成本，利用了外部SPI接口的使用，同时保持了最新IoT应用程序所要求的高性能水平，并降低整个系统的功耗。有些基于MCU的旧系统仍在使用SDRAM，在降低功耗和简化接口方面，可以受益于IoT RAM的使用。下表
2020-10-14 16:59:13
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转载 物联网ram继承PSRAM的积极特性
IoT RAM即是物联网RAM,是基于PSRAM技术的技术，它增加了其他接口选项，例如大多数MCU/FPGA使用的低引脚数Flash SPI接口，以及SoC需要的易于使用的系统级封装（SiP）选项比内部SRAM更大的内存。物联网ram继承了PSRAM的积极特性-结合了一个相对简单的SRAM接口和DRAM存储单元技术，该接口简化了产品设计，与SRAM相比降低了产品成本（降低了10倍），并且与SRAM相比具有更高的密度10倍IoT RAM还具有低延迟–允许从超低功耗模式快速唤醒和快速上电时间；也可以从待机模式
2020-10-14 16:54:35
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原创 基于FPGA的QSPI PSRAM制器设计及测试实验（1）——原理
背景：AP Memory QSPI协议的PSRAM最少仅需6根IO完成最高67MB/s带宽的数据传输，可以高性价比满足小型物联网设备使用。PSRAM在SIP或整合到系统板前，为更好的了解PSRAM功能特性，取SOP 8 package封装样品，在Intel FPGA平台进行功能测试。
2020-10-14 16:17:49
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