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RSS订阅ALTERA设计中等效于xilinxIOB中IFD
ALTERA 器件是经常碰到有不少设计人员提出有关ALTERA Timing Constrain 特别是类似于xilinx IOB 中IFD,OFD 的约束在altera 器件中不清楚如何设置的问
题，以下结合参考实例说明
2010-01-20
Quartus II管脚锁定后的检查方法
FPGA设计开始,为了在绘制PCB时不出现管脚锁定的简单错误，我们可以利用软件检查管脚的锁定情况,尽量避免下载管脚或者电源等专用管脚被指定为user I/O,或者user I/O被当作普通的User I/O使用,造成PCB布线错误,建议在PCB设计前期在Quartus II中使用这项功能,可以简便有效的检查管脚分配情况,尽量避免前期的错误,以免耽误后期的设计工作.下文是对管脚锁定后的详细检查步骤.
2010-01-20
关于Quartus II器件兼容设计方法
工程师在设计时，为了以后单板的升级需求，往往会选择封装管脚一样的但逻辑容量不
一样的PLD 器件进行兼容设计，方便以后增加或删减逻辑容量而不需要重做PCB。Altera
公司每一个系列的CPLD 和FPGA 不同容量的诸多器件都可以做兼容设计，但是并不是很
简单替换就可以，我们需要考虑一些不同管脚的接法。以前的做法是，我们需要把器件的管
脚放在一起，逐个进行比对，发现不同记录下来，非常的费时和不方便，更担心会出错。现
在我们有了更新的方法来处理兼容设计，下面这篇文章详细讲述了垂直移植（兼容设计）的
最新方法
2010-01-20
使用JTAG下载EPCS器件的方法
一般来说Altera公司Cyclone或者CycloneII系列FPGA相应的配置器件会选择EPCS系列串行FLASH。一般使用AS模式下载EPCS系列器件。但有时候可能遇到AS模式不能成功下载的案例，原理图以及PCB板都是按照推荐电路设计，这时候我们可以通过Flash Loader检验EPCS器件是否良好。
2010-01-20
Modelsim6.0 PLL仿真步骤
本文基于Modelsim 6.0 SE版本和Quartus II 4.2+SP1版本,详细讲述PLL在Modelsim SE版本中的仿真步骤.其仿真步骤同样适合Altera公司另外的Megacore。这里以PLL完成20
2010-01-20
MAX II的安全保密性能
Altera的MAX II系列CPLD器件具有较好的保密性能，其主要原因是器件本身基于FLASH工艺。而且用户编程时选择安全位后不能把下载文件读出，除非用户选择重新对CPLD编程。把原来的编程文件即被破坏。
2010-01-20
使用Cyclone器件中的PLL
Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。
2010-01-19
JTAG控制电路的研究
所有逻辑器件的厂商生产的器件都支持 JTAG 加载电路, 它是一种通用的加载电路. 几
乎所有的逻辑工程师或硬件开发工程师都曾被这种简单的JTAG 控制电路困惑过. 本人通过
多次的现场应用,把JTAG电路的应用技巧总结如下.(以ALTERA,并且FPGA支持CPU+JTAG
编程模式为例).
2010-01-19
FPGA+IP实现DSP功能
FPGA 和通用DSP 的关系是“既合作，又斗争”。DSP 器件是CPU 的一种，是顺序
执行为主的模式，它的优点、缺点全在顺序执行，因为是顺序执行，所以比并
行执行的FPGA 慢很多，但是做控制功能比FPGA 要强大，但是FPGA 通过提高性
能、增大容量、降低价格来逐渐挤压通用DSP 的高端、中端市场
2010-01-19
复用器重构降低FPGA成本
本文介绍了一种新的复用器重构算法，能够降低FPGA 实际设计20％的成本。该算法通过减少复用器
所需查找表（LUT）的数量来实现。算法以效率更高的4:1 复用器替代2:1 复用器树。算法性能的关键在于寻
找总线上出现的复用器数量。新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上
每个比特位所需的逻辑。
2010-01-19
FPGA片间通信技术
片间通信是FPGA 设计过程中，是最容易被忽略而且最容易出错的问题。因为
工程师在做设计的时候，往往只关心系统最高工作速度(Fmax)去了，而忽略了IO 上的最高
速度。本人经过仔细研究，总结出解决片间通信问题的绝杀手段。希望对广大工程师有用。
本文从系统模型，器件结构，代码风格，约束手段四个方面进行详细的剖析
2010-01-19
Quartus II中输出管脚驱动电流的软件设置方法
越来越多的设计需要对FPGA管脚的输出电流进行设置以满足不同的高扇出及其它对FPGA管脚输出电流不同的设计需求。一般来讲各个厂家的FPGA输出管脚的驱动电流都可以利用软件进行设置。本文以Altera的EP1C4F400C8为例说明在Quartus II中设置输出管脚的驱动电流。
2010-01-19
使用CPU+FLASH+MAX II CPLD远程配置Cyclone FPGA实现方案及代码
现在越来越多的系统尤其是通信系统需要支持远程升级功能,同样对FPGA也要求能实现远程配置,如CPU+FLASH,CPU+FLASH+CPLD等多种方式实现,本文仅仅以CPU+FLASH+CPLD方式远程配置Altera的Cyclone系列FPGA为例说
2010-01-19
用单片机实现SRAM工艺FPGA的加密应用
在现代电子系统设计中，由于可编程逻辑器件的卓越性能、灵活方便的可升级特性，而得到了广泛的
应用。由于大规模高密度可编程逻辑器件多采用SRAM 工艺，要求每次上电，对FPGA 器件进行重配置，
这就使得可以通过监视配置的位数据流，进行克隆设计。因此，在关键、核心设备中，必须采用加密技术
保护设计者的知识产权
2010-01-19
Altera与Xilinx两家FPGA同在一个JTAG链中的配置方法
因为Altera与Xilinx两家FPGA绝大部分FPGA都符合JTAG标准，所以可以在同一个JTAG链中进行配置。（这里需确认具体的器件型号序列支持JTAG标准）这里仅仅说明在QuartusII中对Altera的FPGA进行配置步骤。（本地下载与远程下载两种方式）配置Xilinx的FPGA必须在JTAG Programmer环境下进行。
2010-01-19
Altera FPGA管脚弱上拉电阻的软件设置方法
在使用Altera的FPGA时候，由于系统需求，需要在管脚的内部加上上拉电阻,本文主要介绍Altera FPGA管脚弱上拉电阻的软件设置方法
2010-01-19
大型设计中FPGA 的多时钟设计策略
利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计
必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中
最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。
2010-01-19
空空如也
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