kiwinut的博客

完整的项目都在里面，引脚和芯片支持第Cyclone 3代，可以自己通过简单修改。在Quartus 2 13.0 中实现，完整编译通过并且用FPGA板子实现过

一个时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信 号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。