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RSS订阅原创 verilog HDL 仿真错误
学习xilinx FPGA，自己学习编写一个计数器的verilog HDL的程序，在仿真激励上编写始终不过，总报语法错误，郁闷啊。下面贴出这个程序，以便自己今后记住：module cnt_4bit(q, clear,clock );input clear,clock;output[3:0] q; reg[3:0] q; always @(po
2015-11-19 14:43:16
3675
原创 刚刚学习VC，发个程序试试
以前一直做硬件开发，对于上位机程序一直没做过。所以一定简答和垃圾。给自己鼓励下，呵呵！#include "stdafx.h"#include #include using namespace std;void must();int _tmain(int argc,int *argv[]){string str;int i = 0;cout
2015-05-22 14:33:51
352
空空如也
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