- 博客(2)
- 收藏
- 关注
RSS订阅转载 c和verilog的enum枚举类型
Verilog中的枚举类型与C语言中一样。C语言中枚举类型 1、应用场合 在程序中，可能需要为某些整数定义一个别名，我们可以利用预处理指令#define来完成这项工作：#define MON 1 #define TUE 2 #define WED 3 #define THU 4 #define FRI 5 #define SAT 6 #
2017-09-27 11:43:12
5826
3
转载 Verilog延时:specify的用法(转)
检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。（1）延迟类型分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。集总延迟：定义在每个独立模块基础上，表面看来像是模块输出门的当延迟。它比分布延迟更容易建模。引脚到引脚（即路径）的延迟：分别把延迟赋给模块中从每个输入到每个
2017-09-26 14:43:04
8595
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人