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RSS订阅原创 好久没在线了，恩进修(偷懒)中,hahaha~整理一下
好几个月有了，一直没有关注以及更新过，比较懒， 目前也工作一段时间了，接触了企业的一些项目，接触更广的FPGA知识以及应用，有时间整理一下自己工作遇到的问题还有一些技术吧 ------------------------------------------------------能更好的督促自己学习，还能分享一些技术，说一下最近一段时间学习接触的技术， SAS协议，存储相关的--------
2017-10-28 15:46:14
498
原创 千兆网(2):数据的发送与接收测试
难点: 多时钟的切换 相位偏移的数据同步 原语的使用RTL结构视图与时钟网络工程文件的路径:其中RGMII_tx_ctrl模块为FPGA测试发送数据模块,依赖于仿真 RGMII_tx_ctrl的原语调用:module RGMII_tx_ctrl( input wire sclk,//125M inp
2016-10-09 21:00:19
2881
原创 千兆网(1):IDDR 原语 RX 测试
//—————————————————— 说明: 板卡平台: 米联客 SPARTAN6 MiS607 PHY芯片手册:VSC8601XKN //——————————————————-RX接口输入信号信号名称 RX_CLK : 同步时钟125Mhz RX_DATA : 双沿数据 RX_DV : 数据
2016-10-08 15:55:30
4779
原创 跨时钟域时序的数据同步设计
频率相同，相位不同，建议用RAM 或FIFO进行多比特数据同步，没有同步使能的数据垮时钟域处理，使用fifo更简单，不然RAM处理更合理。 频率不同 ，建议选择异步FIFO做时钟域切换。关于fifo:同步FIFO：写时钟和读时钟为同一个时钟 异步FIFO：写时钟和读时钟为独立时钟 跨时钟域的数据信号需要用到异步FIFO，隔离时钟域，匹配读写速度FIFO写满和读空标志的产生:同步FIFO直接把读写
2016-10-06 20:07:16
4241
原创 Xilinx 中时钟的使用
没有PLL的时钟:输入时钟在没有连接到PLL中，那么一定在输入端链接BUFG， IBUFG #( .IOSTANDARD("DEFAULT") // Specify the input I/O standard ) IBUFG_inst ( .O(O), // Clock buffer output .I(I) // Clock buffer inp
2016-10-06 15:23:11
8323
原创 相位偏移的数据采集(原语调用)
Port Descriptions 方式一: At some point in a design, both signals must be brought into the same clock domain,typically C0. This can be difficult at high frequencies because the available time is only
2016-10-06 14:39:25
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1
原创 浮点数的定点化
FPGA(一般只能处理定点数):浮点数的定点化浮点数例子 : 2.918 12.918 3.1415926转成定点数要定义小数需求多少位,整数需求多少位例:16位的定点数(MAX:16’d32767 MIN:-32768) 3位整数位宽,12位的小数位,最高位的符号位 取低15位,其中第14,13,12位最大能表示7, 小数最大12位能表示的最大精度:1/4096=0.00244
2016-10-02 20:07:24
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7
转载 AXI总线简介
转载一篇 AXI总线简介 博客，内容个人感觉很好，收获很大 原文链接 http://www.cnblogs.com/lkiller/p/4773235.html原文内容：0.绪论AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-streamAXI4.0-lite是AXI的简化
2016-09-27 17:03:02
40435
原创 CRC _Generator _32_8
记录一下crc32_8的代码 数据为8位 CRC校验位:32位推算流程： 推导过程比较复杂，这里贴一下data第7位数据校验后的crc_check 化简后的 代码实现//--------------------crc_check--------------------------------- always @(posedge clk or negedge rst_n) i
2016-09-05 19:57:23
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2
原创 基于verilog的EEPROM读写
I2C串行总线一般有两根信号线，一根是双向的数据线SDA，另一根是时钟线SCL这里以一个byte的读写为例时序图：写时序 读时序 通过时序图可知，IIC读的时候需要先完成写的控制字和地址的命令，因为读的部分和写的部分有重复，所以这里的IIC控制模块我使用状态机来完成的，划分状态时，写时序的start—ack_low_addr这段为复用状态控制命令和状态的定义//instruparameter
2016-08-28 22:52:37
8109
4
原创 Serial Flash Loader读写Flash存储芯片
主要通过调用Quartus的ip核Serial Flash Loader对M25P16的擦除,写和读因为Serial Flash Loader没有仿真库,所以验证数据是否写入和读出正确时,这里采用Quartus 自带的SignalTap II 在线调试验证的先来看一下Serial Flash Loader的调用 代码实现分为SPI和SPI_ctrl两个模块,Flash的擦除,写入,读写都在SPI_
2016-08-17 20:54:10
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原创 异步时钟脉冲同步器的设计
异步时钟脉冲同步的实现设计代码:module edge_detect( input sclk_1,//100M input sclk_2,//50M input p_in, output p_out )
2016-08-13 10:33:12
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原创 重定义在ModelSim仿真中的便捷实用
前提良好的代码风格习惯,极大地增加了调试效率部分代码段 RS232_TX文件module RS232_TX( //input.... //output .... ); parameter Baud_MAX = 16'd5207; parameter Start = 1'b0; par
2016-08-12 16:24:50
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原创 Verilog的6位,8位数码管译码
module seg_7( input clk, input rst_n, input [23:0]data_in, output reg [2:0]sel, output reg [7:0]seg );
2016-08-09 23:09:48
9049
原创 常用波特率计数查找表
通过查找表对比特率选择比特率是指每秒传送的比特(bit)数。单位为 bps(Bit Per Second)，比特率越高，传送数据速度越快.但是通过串口通信使用波特率,必须保证发端和收端波特率保持一致,不至于丢失数据,导致数据错误 //关键代码//建立查找表--比特率选择 reg [15:0]bps_max;//分频计数最大值 always @(posedge clk or nege
2016-08-09 22:42:57
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原创 异步信号同步和边沿检测
异步信号的同步化异步信号同步化的目的就是在于消除可能存在的亚稳态至于什么是异步信号同步化,请自行google…这里直接通过两级寄存器对异步信号处理实现同步化 reg rx_1,rx_2; always@(posedge clk or negedge rst_n) if(!rst_n)begin rx_1 <= 1'b0; rx_2 <= 1'b0
2016-08-09 14:44:08
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原创 Verilog中的参数例化和重定义
.v文件中的parameter参数例化方式//定义参数的方式module exam_prj #(parameter WIDTH=8) //端口内的参数只能在这使用 ( input [WIDTH-1:0] dataa,//[WIDTH-1:0] input [WIDTH-1:0] datab, output reg [WIDTH
2016-08-09 10:57:15
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原创 FPGA工程清理的windows文件
FPGA工程清理的windows文件做fpga仿真的时候我们应该都能知道经过仿真后工程文件夹会多出很多缓存, 像一些再大点的工程,调试成功后会有更多的缓存,尤其是仿真时产生的波形占用,博主自己写过一个串口校验的工程,但是经过大量仿真调试后,整个工程文件达到50M,但实际代码和Quartus文件没多大.如何清理这些占用而又不影响工程打开呢直接看文件….因为windows批处理我也不懂…这是别人分
2016-08-09 08:01:58
2560
原创 Modelsim仿真的Run.do脚本模板
#QUARTUS #此处是注释#退出当前仿真功能quit -sim#清楚命令行显示信息.main clearvlib ./libvlib ./lib/workvmap work ./lib/work#XXX_tb仿真文件名vlog -work work ./XXX_tb.v#src是XXX.v的文件夹vlog -work work
2016-08-08 23:28:02
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转载 数组和延时在fpga中使用
关于数组在fpga中的使用方式//Verilog数组integer number [0:100]; //声明一个有 101 个元素的整数数组 number [25] = 1234; //将 1234 赋值给 25 号（第 26 个）元素 reg [7:0] my_input [65535:0]; //声明一个有 65536 个元素的 8 位向量寄存器
2016-08-08 23:12:15
4508
空空如也
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